【摘要】：本文以西北工業(yè)大學航空微電子中心所承擔的科研項目為基礎，作者對在“龍騰”系列處理器上擴展多媒體處理功能進行了深入的研究。采用自上而下的設計方法，使用Verilog硬件描述語言自主設計了基于AltiVec技術的向量處理單元VALU(Vector-ALU)定點執(zhí)行部件VSIU(vector simple integer unit)和VCIU(vectorcomplex integer unit)，并對該單元進行了驗證和綜合。 本論文主要進行的研究和取得的成果如下： 1．作者對在PowerPC體系結構基礎上擴展多媒體處理功能的AltiVec技術進行了深入的研究，包括其指令集、操作數類型、尋址方式、異常及存儲管理等。根據AltiVec ISA的指令和操作數特點，采用多路復用的設計思路，降低了設計和驗證的復雜度，將128位數據位寬降低到了32位數據位寬。 2．作者系統(tǒng)地分析了AltiVec ISA中的簡單定點向量算術指令，并根據指令功能劃分VSIU，自主設計了向量加法單元，向量旋轉／移位單元，向量浮點比較單元，向量邏輯單元四個子單元。向量加法單元采用多種設計方案設計，綜合結果顯示采用自上而下設計思想設計的加法模塊，征保證時序的前提下有效地節(jié)省了電路面積。向量旋轉／移位單元的多種設計方案中，綜合結果顯示采用基于字節(jié)移位的方法處理半字移位和字移位的方案，在保證時序的前提下，節(jié)省了電路面積。相比簡單設計方案，采用基于字節(jié)移位的設計方案電路面積減小了67％。 3．作者系統(tǒng)地分析了AltiVec ISA的復雜定點向量算術指令，根據指令特點自主設計了VCIU的乘法模塊和加法模塊。以此為基礎設計和劃分了該單元的乘加模塊、乘和模塊、拆分求和模塊的流水線，并進一步研究了流水線之間的共性，對三條流水線進行整合，在幾乎不損失流水線時序和效率的同時，節(jié)省了VCIU電路面積的21.4％。
【學位授予單位】：西北工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2007
【分類號】：TP332
【圖文】：

堆和執(zhí)行單元，類似于拓展的浮點處理單元。PowerPC體系結構中增加浮點處理單元是為了提供對高精度科學計算的支持，而增加向量處理單元是為了支持性能驅動的高帶寬通訊和計算應用。圖2一1是實現了AltiVec技術后PowerPC處理器的高層體系結構圖。 IIIU___以以退巴巴畫畫象一拜拜住 住 {;___、 、洲一::九誰 :::一一喂蜜勢一 一日d為心口。一拐七已u一畫耐哥井下幾圖2一1實現了AltiVec技術后PowerPC處理器高層結構圖

第二章AltiVe。技術概述向量狀態(tài)和控制寄存器(vscR)，是一個特殊的32位寄存器(非PowerPc體系結構系統(tǒng)特殊寄存器)，僅包括非」ava位以及飽和位，其他位均為保留位。如圖2一4所示:圈、一阿一衫或謂蒸蒸瀟扮撰{摧;爵刻附黔矍耀蒸粼淤藻嘿黝瓣鞘州14， 516圖2一4:VSCR寄存器結構圖特權指令mfvscr和mtvscr分別用來讀出VSCR到一個向量寄存器和從向量寄存器寫入VSCR，當寫入和讀出時32位的VSCR在128位的向量寄存器中右對齊存放。當讀出VSCR到向量寄存器時，向量寄存器的高96位VRxto一951被清零，VSCR在向量寄存器中放置的位置如下圖2一5所示:圈hae‘”斌恤終積一}咖娜神J腸 %110111異{鑲礴、葬斌茹等龔{彝髯蒸幸翱sAT 126127矍l12圖2一5:讀出vscR寄存器的向量寄存器VSCR的NJ位控制執(zhí)行向量浮點運算時的模式，該位為O時采用java一IEEE一CgX兼容模式執(zhí)行向量浮點運算，該位為1時，采用nonjav留non一IEEE模式執(zhí)行向量浮點運算。在后一種模式下

【引證文獻】

相關期刊論文 前1條

1 黃小平;樊曉椏;張盛兵;莊偉;;支持AltiVec技術的可分裂式加法器研究與設計[J];計算機工程與應用;2009年12期

相關碩士學位論文 前1條

1 丁星;基于MPC8641D的通用DSP模塊研究與實現[D];復旦大學;2009年

本文編號：2733299