【摘要】： 加法器是一種基本的數(shù)字運(yùn)算電路,經(jīng)常使用在數(shù)字電路的關(guān)鍵路徑中。因此,高性能加法器的設(shè)計(jì)對(duì)數(shù)字設(shè)計(jì)尤為重要。 針對(duì)高速電路設(shè)計(jì),完全基于標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)受限于標(biāo)準(zhǔn)單元庫(kù),不能提供滿(mǎn)足設(shè)計(jì)要求性能的單元。完全基于全定制設(shè)計(jì)的數(shù)字電路雖然規(guī)模大、設(shè)計(jì)時(shí)間長(zhǎng),效率較低,但對(duì)性能的提高卻非常明顯。對(duì)于高性能設(shè)計(jì),本文選擇全定制設(shè)計(jì)方法來(lái)提高加法器的性能。 本文從研究加法器的基本算法著手,分析和比較了傳統(tǒng)加法器的算法和幾種前置進(jìn)位算法結(jié)構(gòu)�；趯�(duì)子模塊的算法研究和結(jié)構(gòu)分析,以及對(duì)各個(gè)模塊單元進(jìn)行晶體管級(jí)的設(shè)計(jì),本著盡可能提高加法器運(yùn)算速度的原則,給出了六種基于不同算法的前置進(jìn)位加法器優(yōu)化結(jié)構(gòu)。選擇性能較好的HC結(jié)構(gòu),克服動(dòng)態(tài)電路結(jié)構(gòu)不對(duì)稱(chēng)的困難,完成版圖優(yōu)化設(shè)計(jì)。 在時(shí)序控制的角度方面,研究了提高加法器性能的方法。在研究了前置進(jìn)位加法器的算法和結(jié)構(gòu)基礎(chǔ)上,又對(duì)多米諾電路的時(shí)鐘控制技術(shù)進(jìn)行深入的分析。提出了前置進(jìn)位結(jié)構(gòu)和自定時(shí)時(shí)鐘控制相結(jié)合的設(shè)計(jì)方法,設(shè)計(jì)出的32位多米諾加法器能夠有效的提高時(shí)鐘使用率。 本文基于TSMC0.18um工藝,使用多米諾邏輯和自定時(shí)技術(shù),以高速運(yùn)算作為設(shè)計(jì)目標(biāo)設(shè)計(jì)了一個(gè)32位的高速CMOS加法器。在對(duì)關(guān)鍵路徑的HSPICE仿真中,加法器的最大延時(shí)為970ps,約為相同工藝下13倍FO4的延時(shí),時(shí)鐘頻率達(dá)到1GHz。同時(shí),本文使用verilog-XL編寫(xiě)測(cè)試向量,對(duì)加法器進(jìn)行完全仿真測(cè)試,確保了邏輯功能的正確性。
【學(xué)位授予單位】：沈陽(yáng)工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類(lèi)號(hào)】：TP332.2
【圖文】：

沈陽(yáng)_上業(yè)大學(xué)碩十學(xué)位論文在上面的整體電路中，兩組犯位加數(shù)和被加數(shù)由最左端輸入。向右依次經(jīng)進(jìn)位信號(hào)產(chǎn)生器、前置進(jìn)位樹(shù)、求和邏輯，最后經(jīng)過(guò)后端輸出寄存器從右側(cè)輸出的加法和。.6.2Sklansky加法器的電路設(shè)計(jì)

圖4.18Ladner-Fiseher加法器電路圖Fig.4.18Ci代uitofLadner一Fiseheradder.7各種前置進(jìn)位加法器的仿真結(jié)果及分析加法器作為一種數(shù)字運(yùn)算電路，除了要進(jìn)行性能仿真，還要對(duì)邏輯功能進(jìn)行驗(yàn)確定其實(shí)現(xiàn)了想要達(dá)到的運(yùn)算功能。7.1功能仿真對(duì)于類(lèi)似加法器這種復(fù)雜的數(shù)字電路，功能驗(yàn)證是一項(xiàng)十分艱巨的任務(wù)。如SPICE進(jìn)行仿真，則需要相當(dāng)長(zhǎng)的運(yùn)行時(shí)間。由于要遍歷所有可能的輸入信，激勵(lì)信號(hào)的編輯也非常困難。36

【參考文獻(xiàn)】

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本文編號(hào)：2728209