【摘要】：多核是當前微處理器體系結構的設計主流,但是目前面臨嚴重的“存儲墻”問題。隨著片上核數和線程數的增加,訪存成為芯片性能提高的瓶頸。三維集成電路技術是一種新的集成工藝,通過將多層硅片用硅片間通孔連接起來,可以提高芯片的硅片資源,縮短連線,用以降低訪存延遲來解決“存儲墻”問題。 基于三維集成電路技術,本文介紹了片上存儲的邏輯結構、組織結構、電路結構、互連結構,深入分析了片上存儲延遲、面積、功耗的建模方法。在總結目前已有的三維片上存儲設計的基礎上,指出了字線劃分策略(3D DividedWordline,3DWL)和位線劃分策略(3D Divided Bitline,3DBL)兩種三維存儲結構的不足,提出放松工藝約束條件的三維存儲結構3DSC(3D Subcacheline)。在3D CACTI基礎上擴展了3DSC的模擬工具3D SCACTI,對三種結構進行了評估。實驗結果表明,在25nm 8MB的情況下,在不影響性能的前提下,極大拓展了Cache的設計空間。 同時針對三維片上存儲模型3D CACTI在工藝支持和模型精度方面的不足,在CACTI5的基礎上,提出了新的三維片上存儲結構延遲、面積、功耗評估工具3D CACTI5。利用3D CACTI5,分析了不同三維存儲結構設計的延遲行為特征,并分析出互連結構是性能改善最敏感的部分。提出一種方法用以評價不同三維存儲結構的能耗,實驗指出三維集成可以減小動態(tài)能耗,但會惡化靜態(tài)能耗。實驗表明三維集成電路技術可以用LSTP、LOP替代HP而獲得相同的性能,同時減小能耗。實驗指出三維集成電路技術可以降低對連線工藝發(fā)展的苛刻要求。利用3D CACTI5,可以根據設計目標選擇不同的三維片上存儲結構。 本論文深入分析了三維存儲結構,并建立了三維片上存儲模型。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP333

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本文編號：2705832