【摘要】： 越來越復雜的應用需求對嵌入式微處理器設計提出了更高的要求,嵌入式微處理器的設計要求高性能、低功耗、結構可擴展、成本低以及設計時間短。已經(jīng)成熟的嵌入式微處理器設計技術在新的挑戰(zhàn)面前已經(jīng)開始顯露出設計周期長、成本高、靈活性不足、處理器性能不平衡、驗證與測試困難等缺點。因此,嵌入式微處理器的發(fā)展在不斷提高半導體工藝水平的同時,也在不斷地尋求新的嵌入式微處理器體系結構技術與設計方法。 本文在嵌入式微處理器體系結構研究中,結合面向特定應用定制微處理器的設計技術,提出了以定制處理器內(nèi)核與異步電路技術為基礎的嵌入式微處理器體系結構,力圖在性能、功耗與設計靈活性之間獲取最佳的設計折衷。本文重點研究了該嵌入式微處理器體系結構設計與實現(xiàn)的核心關鍵技術,主要包括體系結構的研究、軟硬件協(xié)同設計開發(fā)環(huán)境的構建、異步集成電路設計方法、異步功能單元設計以及低功耗互連網(wǎng)絡,并在上述關鍵技術研究的基礎之上,設計實現(xiàn)了基于該體系結構的芯片原型,有效驗證了本文的相關研究工作。 本文所取得的研究成果主要有: 1.提出了異步數(shù)據(jù)觸發(fā)體系結構,該體系結構可以根據(jù)不同的應用需求對處理器內(nèi)核進行定制,硬件支持寄存器文件分割與復雜的定制功能單元,并且可以靈活地對其進行添加或者刪除,具有非常好的設計靈活性與可擴展性。與之對應的軟硬件協(xié)同設計開發(fā)環(huán)境解決了指令集定制與可重定向編譯等問題,能夠?qū)崿F(xiàn)內(nèi)核的自動化生成,內(nèi)部可以采用異步功能單元與同步功能單元混合設計的方法,以及低功耗的互連網(wǎng)絡,既兼顧了性能,又具有低功耗的特性,為要求高性能、低功耗的嵌入式應用領域提供了一種非常好的體系結構設計模板。 2.提出了實用有效的異步集成電路設計方法,該設計方法解決了異步電路設計與現(xiàn)有成熟的同步EDA設計工具相結合的問題,自動化程度高,提高了設計效率。在設計過程中采用數(shù)據(jù)通路與控制通路分離設計的方法,數(shù)據(jù)通路的設計與同步電路設計完全一樣,而控制通路中的關鍵部件采用定制宏單元的方式實現(xiàn),具有較強的設計靈活性與實用性。 3.提出并設計實現(xiàn)了異步數(shù)據(jù)觸發(fā)體系結構中的關鍵異步功能單元。通過對異步功能單元的設計實現(xiàn),研究了異步數(shù)據(jù)觸發(fā)體系結構中異步功能單元的特點,驗證了異步集成電路設計方法的有效性,同時解決了異步電路設計中所遇到的一些具體技術問題,為后續(xù)的研究與設計提供了很好的借鑒意義。通過對異步功能單元性能與功耗的測試,也從一個方面證明了采用異步數(shù)據(jù)觸發(fā)體系結構,能夠在不損失性能的情況下實現(xiàn)低功耗的目的。 4.提出并設計了異步數(shù)據(jù)觸發(fā)體系結構中的低功耗互連網(wǎng)絡。在電路級,設計了單端并行傳輸模式下的低擺幅互連電路的驅(qū)動端與接收端,并將其以宏單元的方式實現(xiàn),與標準單元一起提供給EDA工具;同時建立了低擺幅電路的延時與功耗評估模型,可以在設計過程中對互連設計進行評估及優(yōu)化。在系統(tǒng)級,采用段式互連的總線結構,提出了相應的路由及優(yōu)化算法,能夠有效地減少總線組數(shù),同時降低互連的延時與功耗。兩個層次上的低功耗互連技術進行結合,最終實現(xiàn)了低功耗的互連網(wǎng)絡。 5.設計實現(xiàn)了兩款基于異步數(shù)據(jù)觸發(fā)體系結構的微處理器原型。結合所有的研究工作,面向兩個比較具有代表性的應用領域,本文設計實現(xiàn)了兩款微處理器原型。通過分別運行實際的核心應用程序,測試了它們的性能以及功耗,證實了采用異步數(shù)據(jù)觸發(fā)體系結構的微處理器可以在保證性能的前提下有效降低系統(tǒng)的功耗。 微處理器原型的成功實現(xiàn)與測試,對本文提出的異步數(shù)據(jù)觸發(fā)體系結構、異步集成電路設計方法以及一系列關鍵技術的研究進行了有效的驗證。
【圖文】：

所設計電路的性能。因此，，根據(jù)延遲匹配信息設計延遲宏單元也是非常重要的一個步驟。簡單的延遲單元可以通過偶數(shù)個反相器串聯(lián)而成，如圖3一13所示。outPut一一一一一

本文編號：2703381