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基于多核處理器平臺的實時系統(tǒng)WCET分析研究

發(fā)布時間:2020-05-31 23:38
【摘要】:實時程序最壞情況執(zhí)行時間(Worst-Case Execuion Time, WCET)分析是指在程序或者程序片段執(zhí)行之前獲得其最壞情況的執(zhí)行時間估值。事先獲知任務的WCET估值是實時系統(tǒng)進行調(diào)度及可調(diào)度性分析的前提,也是檢查實時系統(tǒng)性能是否滿足要求的依據(jù)。隨著VLSI技術(shù)的發(fā)展,多核處理器已經(jīng)取代單核處理器成為時代的主流。而實時領域由于應用需求的提高開始對高性能的多核處理器投入越來越多地關注。但是,在多核處理器中,任務在訪問硬件共享資源時會產(chǎn)生干擾,一個任務的執(zhí)行時間可能會受到并行任務的影響。較之于體系結(jié)構(gòu)簡單的單核處理器而言,多核處理器在體系結(jié)構(gòu)上對實時系統(tǒng)WCET分析提出了更多的挑戰(zhàn)和難題。 本文從影響多核處理器可預測性的硬件共享資源入手,深入研究了引起干擾的硬件共享資源對WCET估值的影響:片上共享資源(共享Cache、片上互連)和片外共享資源(片外共享存儲),提出了基于多核處理器平臺的實時系統(tǒng)WCET分析方法。所取得的研究成果主要包括: 1、提出了一種基于多核處理器平臺的實時系統(tǒng)WCET靜態(tài)分析模型。該模型借鑒成熟的單核WCET靜態(tài)分析流程,在底層微體系結(jié)構(gòu)分析中綜合考慮片上共享資源和片外共享資源干擾對實時任務執(zhí)行時間的影響,以及共享資源干擾之間的相互影響。該模型用于指導后續(xù)的多核共享資源干擾分析、WCET計算和基于多核處理器平臺的WCET分析工具的設計與實現(xiàn)。 2、提出了一種基于指令取指執(zhí)行時序范疇的共享指令Cache干擾分析方法。該方法考慮線程控制邏輯和執(zhí)行時序?qū)Ω蓴_的影響,基于指令取指執(zhí)行時序范疇判斷并行線程間在共享Cache上的干擾狀態(tài)。理論分析證明該方法的有效性,實驗結(jié)果表明,該方法在保守的地址映射分析方法的基礎上可以更合理地分析共享Cache干擾,從而獲得更精確的WCET估值。 3、提出了一種迭代的共享總線干擾分析方法。針對共享Cache和共享總線的多核結(jié)構(gòu),綜合考慮共享總線干擾和共享Cache干擾對線程WCET估值的影響以及二者之間的相互影響,以獲得更精確的WCET估值。其核心思想是根據(jù)本文提出的基于指令取指執(zhí)行時序范疇的共享Cache干擾分析方法,考慮共享總線對共享Cache訪問時序的影響以及共享Cache干擾狀態(tài)對共享總線的訪問影響,確定合理的共享Cache和共享總線干擾狀態(tài),通過收斂的迭代分析方法獲得更精確的WCET估值。 4、提出了一種基于訪問時序范疇的片外共享存儲訪問干擾分析方法。該方法針對并行線程競爭訪問片外共享存儲引起的干擾問題,借鑒執(zhí)行圖的思想構(gòu)建線程存儲訪問圖,在此基礎上確定父輩窗口和干擾窗口:通過父輩窗口分析存儲訪問操作之間的影響以確定合理的線程存儲訪問延遲,通過干擾窗口分析并行線程間片外共享存儲訪問干擾,從而獲得合理的、更精確的存儲訪問時間開銷。該方法不僅考慮了線程內(nèi)的存儲訪問請求之間的影響,而且基于時序范疇更好的分析了并行線程間的存儲訪問請求干擾。 5、設計并實現(xiàn)了基于多核處理器平臺的實時系統(tǒng)WCET靜態(tài)分析工具MCTA;谇懊嫣岢龅母蓴_分析方法,在多核處理器平臺的實時系統(tǒng)WCET靜態(tài)分析模型的指導下,設計并實現(xiàn)了面向多核處理器的WCET靜態(tài)分析工具MCTA。MCTA在底層微體系結(jié)構(gòu)分析中考慮共享資源干擾對WCET估值的影響以及干擾之間的相互影響,以此獲得更精確的WCET估值。WCET分析工具的實現(xiàn)、實驗驗證和評估結(jié)果表明,本文提出的上述技術(shù)是有效的,能夠很好地應用于多核處理器在實時系統(tǒng)中的設計和實現(xiàn)。
【圖文】:

趨勢圖,處理器體系結(jié)構(gòu),摩爾定律,趨勢圖


引發(fā)了體系結(jié)構(gòu)技術(shù)的深刻變革[4]。如圖 1.2 所示,經(jīng)過最近幾年的展,以多核處理器為代表的先進體系結(jié)構(gòu)已經(jīng)逐漸取代單核處理器器性能的主要途徑[5][6][7]。多核處理器在一個芯片中集成多個處理器的層次化、功能的模塊化與分布化,它讓每個功能部件都盡量的簡盡可能保持連線的局部性。較之單核處理器,,多核處理器具有很多多核處理器可以在較低的時鐘頻率下提供單核處理器需要很高時鐘的計算性能。多核處理器較低的時鐘頻率也可以很好的滿足功耗、限制。

執(zhí)行順序,邏輯,內(nèi)部指令,基本塊


.2 邏輯執(zhí)行順序?qū)蚕?Cache 干擾的于取指執(zhí)行時序范疇的干擾分法獲得指令的取指執(zhí)行時序范bj和 bm、bn,可以通過取指執(zhí)行含的指令分別為:bi1、…、bii基本塊 bm和 bj在共享 Cache 題可知,此時二者內(nèi)部指令的( ) ( ) ) ( ) || ( mk jj start start IF b IF b It > latest t latest t( ) ( ) ( ) ( ) || ( mk jj start start sIF b IF b It t > latest t latest t( ) ( )mkstartIF b≥ earliest t且( stIFlatest t ) ( )) ( ) mkstartIF b≤ latest t且earliest
【學位授予單位】:國防科學技術(shù)大學
【學位級別】:博士
【學位授予年份】:2011
【分類號】:TP332

【參考文獻】

相關期刊論文 前1條

1 姬孟洛;李軍;王馨;齊治昌;;一種基于抽象解釋的WCET自動分析工具[J];計算機工程;2006年14期



本文編號:2690634

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