【摘要】： 以通信和多媒體技術(shù)為代表的應(yīng)用需求的迅速發(fā)展,對(duì)傳統(tǒng)的微處理器和ASIC的性能提出了更高的要求。VLSI技術(shù)的進(jìn)步促進(jìn)了以FPGA為代表的可重構(gòu)硬件的快速發(fā)展,尤其是具有動(dòng)態(tài)部分重構(gòu)能力的可重構(gòu)硬件的出現(xiàn),使可重構(gòu)計(jì)算成為解決這類(lèi)問(wèn)題的重要方法。但是,限于目前可重構(gòu)硬件的系統(tǒng)結(jié)構(gòu)和重構(gòu)技術(shù)等方面的發(fā)展現(xiàn)狀,可重構(gòu)計(jì)算的實(shí)用化還存在諸多挑戰(zhàn)性問(wèn)題。針對(duì)微處理器和可重構(gòu)硬件構(gòu)成的動(dòng)態(tài)重構(gòu)系統(tǒng),本文重點(diǎn)研究了系統(tǒng)的重構(gòu)方式、可重構(gòu)資源管理、硬件任務(wù)的調(diào)度與布局以及軟硬件劃分等問(wèn)題,并給出了相應(yīng)的解決方案和實(shí)驗(yàn)分析,為進(jìn)一步研究可重構(gòu)計(jì)算及其實(shí)用化打下了良好的基礎(chǔ)。本文的主要研究?jī)?nèi)容包括: 在分析FPGA配置結(jié)構(gòu)和動(dòng)態(tài)模塊對(duì)應(yīng)的部分位流結(jié)構(gòu)的基礎(chǔ)上,實(shí)現(xiàn)了一種動(dòng)態(tài)模塊的重定位方法。基于模塊的部分重構(gòu)是降低系統(tǒng)重構(gòu)開(kāi)銷(xiāo)的一種有效方法,但由于部分位流是在FPGA的某位置上預(yù)綜合得到的,配置到FPGA上并啟動(dòng)該電路模塊的執(zhí)行也必須是在相同的位置,因此會(huì)導(dǎo)致時(shí)間上相互交叉的模塊產(chǎn)生沖突。利用重定位技術(shù)可以根據(jù)需要將該模塊轉(zhuǎn)移到同構(gòu)資源的空閑位置上,能夠提高系統(tǒng)的執(zhí)行效率。 提出了一種基于配置頁(yè)的可重構(gòu)資源管理方法,并基于Virtex II平臺(tái)FPGA實(shí)現(xiàn)了相應(yīng)的原型系統(tǒng)。系統(tǒng)對(duì)不同的可重構(gòu)資源進(jìn)行分類(lèi)建模,分析了配置頁(yè)尺寸的確定方法,并以配置頁(yè)為基本單位進(jìn)行管理。運(yùn)行時(shí)可以根據(jù)應(yīng)用需求分配一段由不同數(shù)量的連續(xù)配置頁(yè)構(gòu)成的邏輯區(qū)域,以及回收和合并空閑配置頁(yè)等,有效地實(shí)現(xiàn)了1D劃分下的可重構(gòu)資源管理。 提出了可重構(gòu)硬件的一種2D區(qū)域模型,并給出了該模型下可重構(gòu)資源管理和硬件任務(wù)布局的算法及實(shí)驗(yàn)分析�；谌蝿�(wù)上邊界的最大空閑矩形保持算法能夠有效地管理可重構(gòu)硬件上的空閑資源,便于在運(yùn)行時(shí)動(dòng)態(tài)分配與回收可重構(gòu)資源以及使用FF和啟發(fā)式BF算法實(shí)現(xiàn)硬件任務(wù)的在線布局。與1D劃分相比,能夠提高可重構(gòu)硬件的資源利用率,從而提高系統(tǒng)的性能。 基于可重構(gòu)硬件的動(dòng)態(tài)部分重構(gòu)能力,采用2D區(qū)域模型進(jìn)行可重構(gòu)資源的分配與回收,并考慮硬件任務(wù)的重構(gòu)延時(shí)和并發(fā)執(zhí)行等特性,采用遺傳算法和爬山算法實(shí)現(xiàn)了面向動(dòng)態(tài)重構(gòu)系統(tǒng)的軟硬件劃分,其中對(duì)劃分結(jié)果的評(píng)價(jià)使用了動(dòng)態(tài)優(yōu)先級(jí)調(diào)度算法。軟硬件劃分能夠有效地將任務(wù)流圖表示的應(yīng)用調(diào)度到系統(tǒng)中的微處理器和可重構(gòu)硬件上,以充分發(fā)揮兩者各自的優(yōu)勢(shì),達(dá)到優(yōu)化動(dòng)態(tài)重構(gòu)系統(tǒng)性能的目標(biāo)。
【圖文】：

圖 1.1 計(jì)算需求發(fā)展曲線處理器的發(fā)展還受到散熱、功耗和制造工藝的限制，其計(jì)算速度的摩爾定律，計(jì)算效率的增長(zhǎng)速度已經(jīng)減慢并逐步達(dá)到飽和，性能一次提高都是以越來(lái)越差的能耗為代價(jià)的，微處理器的靈活性伴量消耗[2,3]。例如，流水線 RISC 處理器在 20 世紀(jì) 80 年代后期就萬(wàn)個(gè)晶體管來(lái)實(shí)現(xiàn)，每個(gè)時(shí)鐘周期可以運(yùn)行大約 0.5-0.75 條指令的 RISC 處理器需要一千萬(wàn)個(gè)以上的晶體管，但是仍然不能實(shí)現(xiàn)每指令[1]。雖然采用更多的晶體管，可以通過(guò)并行指令執(zhí)行的方法來(lái)但相應(yīng)互連延遲的增加、功耗的增加和片外存取性能的改進(jìn)不足抵消了性能的增加。很多數(shù)據(jù)密集型應(yīng)用，高性能和高吞吐率的唯一可行解決方案就是計(jì)。與軟件實(shí)現(xiàn)相比，硬件電路具有并發(fā)特性，能夠?yàn)楣潭ú蛔兌鹊牟⑿行�，并且可針�?duì)具體的算法設(shè)計(jì)專(zhuān)用電路，能耗比較低硬件電路具有很高的速度和效率。然而硬件設(shè)計(jì)、開(kāi)發(fā)周期長(zhǎng)，

重構(gòu)硬件資源的充分利用能夠提高系統(tǒng)的性能。在系統(tǒng)運(yùn)行過(guò)程中，，當(dāng)把一個(gè)任務(wù)模塊映射到芯片的某個(gè)區(qū)域時(shí)，需要一些數(shù)據(jù)結(jié)構(gòu)、算法來(lái)幫助確定它所映射的位置，即進(jìn)行模塊布局（Placement）。圖 1.10 闡述了可重構(gòu)系統(tǒng)模塊布局的一種模型。布局器的主要任務(wù)是為一個(gè)任務(wù)模塊找到它所布局到芯片的映射區(qū)域[49-51]。如果區(qū)域的使用在系統(tǒng)開(kāi)始運(yùn)行前就已經(jīng)指定，并且運(yùn)行過(guò)程中不發(fā)生變化，則這種布局方式稱(chēng)為離線布局。與之對(duì)應(yīng)的是在系統(tǒng)運(yùn)行過(guò)程中，根據(jù)當(dāng)前運(yùn)行狀態(tài)對(duì)一個(gè)即將進(jìn)入芯片的任務(wù)模塊的映射區(qū)域進(jìn)行動(dòng)態(tài)確定，則稱(chēng)為在線布局。像內(nèi)存分配一樣，由于多個(gè)模塊動(dòng)態(tài)地進(jìn)入和離開(kāi)芯片，容易造成芯片有若干不連續(xù)的空閑區(qū)域，它們不承載任何與系統(tǒng)相關(guān)的邏輯功能。因此，布局器的另一個(gè)任務(wù)就是高效地管理這種不連續(xù)的空閑區(qū)域，提高可重構(gòu)硬件的資源利用率。
【學(xué)位授予單位】：南開(kāi)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2007
【分類(lèi)號(hào)】：TP302

【引證文獻(xiàn)】

相關(guān)期刊論文 前1條

1 李濤;李欣光;任賽賽;;基于FPGA的模型計(jì)算機(jī)設(shè)計(jì)與實(shí)現(xiàn)[J];南開(kāi)大學(xué)學(xué)報(bào)(自然科學(xué)版);2012年04期

相關(guān)碩士學(xué)位論文 前4條

1 孫道讓;基于GPRS的FPGA遠(yuǎn)程動(dòng)態(tài)重構(gòu)系統(tǒng)的研究[D];大連理工大學(xué);2011年

2 薛建偉;苛刻環(huán)境下基于FPGA的可重構(gòu)技術(shù)研究[D];北京化工大學(xué);2010年

3 朱波;基于小波的單信道時(shí)頻重疊信號(hào)參數(shù)分析與實(shí)現(xiàn)研究[D];電子科技大學(xué);2010年

4 王旭東;可重構(gòu)CNI射頻前端的研究與實(shí)現(xiàn)[D];電子科技大學(xué);2012年

本文編號(hào)：2679730