【摘要】： CPU的核心功能之一是實現(xiàn)基本算術運算。在四則基本運算中，，除法在技術實現(xiàn)上具有較高的復雜性，所以硬件除法器的設計一般會成為CPU設計中的重點與難點。對于嵌入式CPU來說，其設計目標更加關心成本的降低，使得其算術運算單元在性能設計指標上需要有較大的靈活性，從而使硬件占用較小的面積。本文以國家863項目為依托，根據(jù)項目的實際需求并結合除法器設計領域新的理論與實踐進展，實現(xiàn)了兩種實用的整數(shù)除法器。第一種以低成本簡約化設計為著眼點，采用最基本的基數(shù)-2算法，以標準加法器作為核心部件，輔以最低限度的硬件邏輯構成數(shù)據(jù)通道，實現(xiàn)除法功能；第二種在前一種設計所采用的基本算法中引入中間數(shù)據(jù)的冗余表示形式，極大地提高了中間運算的處理速度，使得一周期內能做兩次基數(shù)-2加法的中間運算，從而形成一種基數(shù)-4算法。與傳統(tǒng)的以ROM或PLA等存儲部件實現(xiàn)的基數(shù)-4除法器相比，這種以基數(shù)拆分的方式實現(xiàn)的基數(shù)-4除法器在不損失性能的前提下大幅降低了硬件結構的復雜度。本文尾部的章節(jié)在兩種除法器設計的基礎上加入傳統(tǒng)的基數(shù)-4除法器作為參照，對三者的運算性能、運行速度等做了分析與比較。另外，本文在實現(xiàn)過程中還介紹了與除法器設計有關的一些設計方法，這些設計方法與除法器本身一樣具有實用價值。
【圖文】：

圖2.21數(shù)據(jù)選擇邏輯的合井化簡下圖是經過驗證的數(shù)據(jù)通道實際電路圖，整體結構符合圖2.20(c)。除各主要部件為64位外，其余邏輯均為一位。在運算周期中，64位鎖存器A日輸出經過移位的部分余數(shù)高位，AL存放部分余數(shù)低位和商，B輸出動態(tài)調整后的除數(shù)。調整周期中，A日輸出需要調整的數(shù)據(jù)，B輸出調整后的除數(shù)或者0。

圖2.2664位加法器版圖對加法器以外的部分，版圖上采用縱向分割的辦法，以bit為單位，先畫出個bit的版圖單元(一個slice)，再拼接成全部64位版圖，如下圖所示:攤攤;暮象象引引轟接;撰)爭扎扎
【學位授予單位】：同濟大學
【學位級別】：碩士
【學位授予年份】：2007
【分類號】：TP332.2

【引證文獻】

相關碩士學位論文 前2條

1 安然;基于FPGA的除法器的設計和實現(xiàn)[D];成都理工大學;2011年

2 鄔桐;采用數(shù)字技術開環(huán)架構的D類音頻功率放大器的研究與設計[D];浙江大學;2012年

本文編號：2661226