【摘要】： 隨著電子科學(xué)技術(shù)的發(fā)展,對電子檢測設(shè)備的要求也日益提高。DSO(數(shù)字存儲示波器)作為極為常用的檢測工具也需要在性能上不斷的提高,并且FPGA,微處理器以及A/D,存儲器芯片的發(fā)展也為DSO的進(jìn)一步發(fā)展提供了便利。 近年來隨著ADC的不斷發(fā)展,其最高采樣率已經(jīng)達(dá)到了幾十GSPS。所以在使用這類高速ADC進(jìn)行采樣的情況下,就需要能在速度和容量上與之匹配的存儲器作為高速海量緩存才能滿足需要。因?yàn)镕PGA的設(shè)計(jì)靈活性、更強(qiáng)的適應(yīng)性及可重構(gòu)性,結(jié)合DDR2 SDRAM的高速、大容量以及價(jià)格優(yōu)勢,所以已經(jīng)被廣泛的應(yīng)用在了各個(gè)領(lǐng)域,尤其在設(shè)計(jì)高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)時(shí)更是受到了廣泛的關(guān)注。本文重點(diǎn)研究了基于FPGA和DDR2 SDRAM的DSO高速數(shù)據(jù)采樣存儲技術(shù),為DSO系統(tǒng)的大容量存儲設(shè)計(jì)提供了新的思路。在本論文里首先介紹了DDR2 SDRAM的工作時(shí)序特性與DDR2 SDRAM控制器的功能、要求,然后例舉了目前業(yè)界的較為普遍的設(shè)計(jì)架構(gòu),并通過對Altera公司的高性能FPGA和DDR2存儲原理的深入研究,提出了適用于DSO的高速數(shù)據(jù)采集存儲方案,達(dá)到了存儲深度達(dá)到每通道各256MB的指標(biāo)要求。因?yàn)檫x用的DDR2 SDRAM海量存儲方案,所以對于系統(tǒng)可以在更長的時(shí)間內(nèi)對信號進(jìn)行采集存儲,以便于對更長采樣周期的信號進(jìn)行分析。通過這個(gè)海量存儲方案,我們可以對長時(shí)間的記錄進(jìn)行查看以尋找自己所關(guān)心的信號波形。當(dāng)存儲器完成存儲之后,DSP就可以開始用自己的時(shí)鐘頻率從存儲器取數(shù)據(jù)然后進(jìn)行顯示以及其他處理。 本論文通過高性能FPGA以及DDR2 SDRAM存儲器實(shí)現(xiàn)了高速海量的數(shù)據(jù)采集存儲方案并可以應(yīng)用在2GSPS高速數(shù)據(jù)采樣率的數(shù)字存儲示波器中,滿足其高速、海量存儲的要求。并對Altera的Stratix2 FPGA實(shí)現(xiàn)DDR2內(nèi)存接口的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了詳細(xì)闡述。通過FPGA提供了I/O模塊和邏輯資源,從而使接口設(shè)計(jì)變得更簡單、更可靠。本設(shè)計(jì)中對I/O模塊及其他邏輯在RTL代碼中進(jìn)行了配置、例化、經(jīng)過仔細(xì)仿真和時(shí)序分析,以確保存儲器接口系統(tǒng)的可靠性。
【圖文】：

圖 2-1 三類不同 SDRAM 的時(shí)鐘操作對比。由上圖可以看出，以 DDR2 667 為例，數(shù)據(jù)傳輸速率為 667Mbps，外部時(shí)鐘為333MHz，，內(nèi)部時(shí)鐘為 166MHz。這是因?yàn)?DDR2 具有 4 位預(yù)讀取技術(shù)，外部接口傳輸 4 次的數(shù)據(jù)內(nèi)部接口一次就完成了，所以盡管是以 DDR 的方式傳輸，但作為數(shù)據(jù)傳輸頻率基準(zhǔn)的外部時(shí)鐘頻率必須是內(nèi)部時(shí)鐘的兩倍。在新技術(shù)方面，與普通 DDR 內(nèi)存不同的是，DDR2 內(nèi)存使用了更新的技術(shù)，其中最主要的是 OCD（Off-Chip Driver）、ODT(On Die Terminator)和 Post CAS。OCD 被稱為離線驅(qū)動調(diào)整，DDR2 通過 OCD 技術(shù)可以提高信號的完整性，DDR通過調(diào)整上拉/下拉的電阻值來使得兩者電壓相等，從而通過使用 OCD 來減少DQ-DQS 的傾斜來提高信號的完整性；通過控制電壓來提高信號的品質(zhì)。ODT 是內(nèi)建核心的終極電阻器。我們知道使用 DDR SDRAM 的主板上面為了防止數(shù)據(jù)線終端反射信號需要大量的終結(jié)電阻。它大大增加了主板的制造成本。實(shí)際上，不同的內(nèi)存模組對終結(jié)電阻的要求是不一樣的，終結(jié)電阻的大小決定了數(shù)據(jù)線的信號比和反射率，終結(jié)電阻小則數(shù)據(jù)線信號反射低，但是信噪比也較低；終結(jié)電阻高，則數(shù)據(jù)線的信噪比高，但是信號反射也會增加。因此主板上的終結(jié)電阻并不

data Recovery，時(shí)鐘數(shù)據(jù)恢復(fù)器）和 CRU（Clock Recovey Unit，時(shí)鐘恢復(fù)單元）。通過這個(gè)技術(shù)可以講并行信號進(jìn)行串行傳輸，在需要的時(shí)候再通過它恢復(fù)并行的時(shí)鐘和數(shù)據(jù)，有效的解決了高速系統(tǒng)數(shù)據(jù)傳輸?shù)钠款i，提高了系統(tǒng)的穩(wěn)定性，成為了高速數(shù)據(jù)采集系統(tǒng)的有效工具。針對不同格式的數(shù)據(jù)輸入，F(xiàn)PGA 先建立相應(yīng)的差分?jǐn)?shù)據(jù)通道（即 LVDS_IO）并在 FPGA 內(nèi)使用專用的 SERDES 電路對數(shù)據(jù)降頻，然后在串并轉(zhuǎn)換后將數(shù)據(jù)接收下來。在 STRATIX2 芯片中，SERDES 接收器可以將輸入的串行數(shù)據(jù)流以一定位數(shù)轉(zhuǎn)化成并行數(shù)據(jù)輸出。所能并在一起的數(shù)據(jù)位數(shù)被稱之為解串系數(shù)，一般用 J 來表示。舉例來說，比如有個(gè)數(shù)據(jù)通道輸入的數(shù)據(jù)是 J 位串行數(shù)據(jù)經(jīng)過一個(gè)解串系數(shù)為J 的 SERDES 之后就可以變成一組 J 位寬的并行數(shù)據(jù)輸出。數(shù)據(jù)的速率隨之就降為原來速率的 1/J，位寬也成為原來輸入數(shù)據(jù)的 J 倍。圖 3-2 給出了 SERDES 電路的配置界面。從配置圖可以看出，輸入數(shù)據(jù)的位寬為 16 位，J 也為 4，這樣通過串并轉(zhuǎn)換可以得到 64 位的輸出數(shù)據(jù)。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP333

【參考文獻(xiàn)】

相關(guān)期刊論文 前3條

1 肖金球;劉傳洋;仲嘉霖;;基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)[J];電路與系統(tǒng)學(xué)報(bào);2005年06期

2 蘇海冰,吳欽章;用SDRAM在高速數(shù)據(jù)采集和存儲系統(tǒng)中實(shí)現(xiàn)海量緩存[J];光學(xué)精密工程;2002年05期

3 吳健軍;初建朋;賴宗聲;;基于FPGA的DDR SDRAM控制器的實(shí)現(xiàn)[J];微計(jì)算機(jī)信息;2006年02期

本文編號：2607566