【摘要】： 靜態(tài)隨機存儲器作為集成電路不可缺少的一部分,得到了業(yè)界廣泛的重視和研究。 本論文的主題是如何設(shè)計一款高性能的靜態(tài)隨機存儲器。通過對存儲單元的研究以及外圍電路的設(shè)計,本論文詳細介紹了怎樣有效提高存儲器的存取速度,同時降低功耗。 本論文首先介紹了存儲陣列劃分的原則,太大存儲容量的存儲器對存儲器的存取速度和功耗都是不利的,而太小存儲容量的存儲器會增加芯片成本。字線譯碼器直接關(guān)系著時鐘上升沿到字線開啟的延遲時間,因此設(shè)計一款高速的字線譯碼器是非常必要的。在深亞微米工藝水平下,互連線延遲超過了器件的延遲；可以通過合理加大與字線相連的金屬線的寬度來減小字線電阻,從而加快對字線的開啟速度,降低由于字線slew太差引起的功耗；又可以通過合理減小與位線相連的金屬線寬度來減小位線電容,從而加快對位線的放電速度。預充電電路和靈敏放大器的使用,大大減少了存儲器數(shù)據(jù)讀出的時間,電壓鎖存型的靈敏放大器由于具有面積小、速度快、靈敏度大的優(yōu)點而被廣泛應(yīng)用在存儲器中。 本論文設(shè)計了一款存儲容量為64Kb的靜態(tài)隨機存儲器,采用的是六管CMOS存儲單元,用65nm五層金屬單層多晶硅N阱CMOS工藝實現(xiàn)。通過版圖后仿真,發(fā)現(xiàn)從時鐘CLK高電平觸發(fā)到最終數(shù)據(jù)讀出信號RD,在SS corner、0.9V電源電壓、125℃條件下,用了1522ps。符合設(shè)計要求。
【圖文】：

片外高速緩沖存儲器廠商倒閉。嵌入式存儲器成為了主流廠商的主要選擇。據(jù)悉，，一顆CoreDuo處理器超過60%的面積由各種嵌入式SRAM如寄存器堆、一二級緩存組成，其存儲器部分版圖位置如圖1所示。圖1嵌入式存儲器在工 ntelPentium處理器中的位置嵌入式SRAM也一度成為先進晶圓廠的工藝指標衡量的標桿。全球最大的半導體代工廠商臺積電(TSMC)在臺積電2009技術(shù)論壇上表示:全球視覺計算技術(shù)的

圖1.1電阻負載的四管存儲單元電路圖六管存儲單元也是目前最常用的存儲單元，是單端讀寫的存儲單元。六管存儲單元的電路結(jié)構(gòu)如圖1.2所示。它是靠具有正反饋特性的交叉禍合的反相器對
【學位授予單位】：復旦大學
【學位級別】：碩士
【學位授予年份】：2009
【分類號】：TP333

【參考文獻】

相關(guān)碩士學位論文 前1條

1 丁海濤;SRAM設(shè)計和Compiler技術(shù)[D];合肥工業(yè)大學;2003年

本文編號：2605926