發(fā)布時間：2020-03-28 01:29

【摘要】：隨著互聯(lián)網(wǎng)服務的爆炸性增長,網(wǎng)絡對核心交換機/路由器要求也與日俱增。例如,WAN(Wide Area Network)路由器帶寬已達到OC-768(40Gbps)。這要求網(wǎng)絡設備必須具有高速業(yè)務處理能力。片上多核處理器通過在單個芯片上集成多個處理器核,極大地增強了芯片的計算能力,因此現(xiàn)代網(wǎng)絡處理器廣泛采用MPSoC結構。同時,這也意味著處理器需要更多數(shù)據(jù),對訪存的要求更高,訪存控制已成為影響網(wǎng)絡處理器性能的關鍵因素。 本文結合網(wǎng)絡處理器芯片的研制需求,研究了面向網(wǎng)絡處理器的多核共享SRAM控制技術,設計并實現(xiàn)了多核共享的高效存儲控制模塊。 多核SoC中,必須對多種指令進行優(yōu)先級排隊�？紤]到采用單一的仲裁機制不能滿足網(wǎng)絡處理器線速處理數(shù)據(jù)要求,而采用復雜的仲裁機制,硬件實現(xiàn)開銷大,本文采用了分層仲裁策略,第一層采用固定優(yōu)先級仲裁算法,第二層選擇輪轉(zhuǎn)優(yōu)先級算法,既對優(yōu)先性給予充分考慮,又防止了低優(yōu)先級指令隊列“餓死”現(xiàn)象的發(fā)生。同時對輪轉(zhuǎn)優(yōu)先級算法進行改進,為分組讀/寫操作提供了必要條件。網(wǎng)絡處理器中,隨著訪問請求的進行,指令排隊、仲裁輸出、片外SSRAM訪問的時間開銷已經(jīng)不可忽視。本文采用指令預取及預譯碼,同時接口模塊采用緩存結構,實現(xiàn)了多個讀/寫操作地址等信息的連續(xù)流水線式輸出,提高了數(shù)據(jù)存儲總線的利用率,訪存延時得到有效隱藏。 最后論文完成了存儲控制器的功能仿真,并在Xilinx Virtex-IV xc4vlx160 FPGA平臺上進行了板級測試及綜合。結果表明,控制器可以完成多處理器對SSRAM的訪問,同時采用存儲總線優(yōu)化的控制器性能提升達60%以上,改善明顯。
【圖文】：

多核共享的高效存儲控制模塊研究與設計程處理器，通常運行微碼程序以及采用專，因此它將 RISC（Reduced Instruction Set 的高性能完美的結合在一起，既能夠適應活擴展以提供不同的處理能力，是能適應絡技術。組成本的硬件結構如圖 1.1 所示[5]。芯片內(nèi)部的處理器內(nèi)核，稱為處理引擎（Processing協(xié)處理器（Co-Processor，CoP）和多個硬）。

處理引擎5StrongARM核16K字節(jié)指令緩存8K字節(jié)數(shù)據(jù)緩存SDRAM單元64XDNP處理器圖 1.3 西電網(wǎng)絡處理器系統(tǒng)架構圖 1.3 中 StrongARM 核是標準的 32 位精簡指令集計算機（RISC）處理器個處理引擎（Processing Engine，PE）又包含 4 個線程。處理引擎和 StrongAR過內(nèi)部多個獨立的高速總線最終實現(xiàn) IP 包的快速接收與轉(zhuǎn)發(fā)。網(wǎng)絡處理器作為一種典型的片上系統(tǒng)，，其總體的處理能力依賴于系統(tǒng)中各元的性能，存儲系統(tǒng)作為處理器訪問頻率很高的部件，是影響網(wǎng)絡處理器線發(fā)能力的關鍵部件之一。自上世紀 80 年代以來，處理器性能的年增長速度一過 50%，而存儲器的工作速度增長相對則要緩慢的多[7,8]，如圖 1.4 所示。這處理器和存儲器之間的速度差距越來越大，導致了“存儲墻”問題的出現(xiàn)。墻問題成為整個處理器系統(tǒng)的性能瓶頸。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP333

【引證文獻】

相關博士學位論文 前1條

1 謝元斌;異構多核網(wǎng)絡安全處理器硬件優(yōu)化技術研究[D];西安電子科技大學;2011年

相關碩士學位論文 前3條

1 趙慶賀;多核網(wǎng)絡處理器并行任務調(diào)度軟硬件關鍵技術研究[D];西安電子科技大學;2012年

2 彭毓佳;多核網(wǎng)絡處理器共享存儲控制系統(tǒng)設計與優(yōu)化[D];西安電子科技大學;2012年

3 鄒輝輝;網(wǎng)絡處理器中多核共享DDR控制器的設計與優(yōu)化[D];西安電子科技大學;2013年

本文編號：2603705