【摘要】： 橢圓曲線密碼體制(ECC)的應(yīng)用范圍廣泛,標(biāo)準(zhǔn)眾多;曲線類型與曲線參數(shù)可選擇性強(qiáng);群運(yùn)算層與曲線層運(yùn)算算法多種多樣;有限域運(yùn)算的實(shí)現(xiàn)方法也非常豐富。然而,ECC應(yīng)用與實(shí)現(xiàn)多樣性在帶來眾多好處的同時,也給ECC硬件實(shí)現(xiàn)的兼容性、適用性提出了嚴(yán)峻挑戰(zhàn)。另一方面,在高端應(yīng)用領(lǐng)域,如網(wǎng)絡(luò)服務(wù)器、認(rèn)證中心(CA),由于安全連接數(shù)較大,要求ECC算法芯片能提供高吞吐率的簽名認(rèn)證服務(wù)。因此,如何提高ECC算法芯片的靈活性,使其能夠在單一芯片上支持曲線參數(shù)可配置、多種有限域上的ECC運(yùn)算,同時又能達(dá)到較高的處理速度,成為當(dāng)前ECC實(shí)現(xiàn)技術(shù)的研究熱點(diǎn)與難點(diǎn)。 本文從提高ECC算法芯片的靈活性與運(yùn)算速度出發(fā),對一款面向高端應(yīng)用的ECC專用指令協(xié)處理器實(shí)現(xiàn)的關(guān)鍵技術(shù)進(jìn)行了研究。主要做了以下四個方面的工作: 一、提出了標(biāo)準(zhǔn)射影坐標(biāo)系統(tǒng)下素數(shù)域與二進(jìn)制域上的ECC點(diǎn)加、倍點(diǎn)并行調(diào)度算法。通過增加模乘功能單元與引入臨時變量,提高了點(diǎn)加、倍點(diǎn)調(diào)度算法中模乘、模加、模減運(yùn)算的并行度。分析表明,通過這種以空間換時間的方式,點(diǎn)加、倍點(diǎn)并行調(diào)度算法運(yùn)算時間比傳統(tǒng)的串行調(diào)度算法減小了50%以上。 二、提出了一種三時鐘模乘處理單元(PE)微結(jié)構(gòu)。通過這種三時鐘PE結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的雙時鐘結(jié)構(gòu),對可伸縮雙域Montgomery模乘器進(jìn)行了改進(jìn),縮短了模乘器的關(guān)鍵路徑延時。在三時鐘PE的微結(jié)構(gòu)中,改進(jìn)了一種雙域Wallace混合樹型結(jié)構(gòu)對部分積進(jìn)行壓縮。同時,設(shè)計了一個高速的混合結(jié)構(gòu)加法器,通過這個加法器把壓縮后的冗余形式的中間值轉(zhuǎn)化為常規(guī)表示,減少了重定時寄存器的數(shù)目。綜合結(jié)果顯示,通過這些改進(jìn)措施,在SMIC 0.18μm CMOS工藝下,模乘器最大工作頻率能達(dá)到240MHz,GF(p)域上的256bit模乘運(yùn)算只需要0.23μs。 三、設(shè)計了一種可配置模加減器。采用基于字的模加、模減算法,使得模加、模減運(yùn)算具有了可伸縮性。采用可重構(gòu)的思想,在同一個硬件電路上實(shí)現(xiàn)素數(shù)域上的模加、模減和二進(jìn)制域上的模加運(yùn)算,減小了硬件實(shí)現(xiàn)的整體成本。 四、提出了一種軟硬件結(jié)合的并行可配置ECC實(shí)現(xiàn)方案。ECC密碼協(xié)議和點(diǎn)乘調(diào)度算法由主處理器指令和擴(kuò)展的ECC專用指令編程實(shí)現(xiàn);ECC點(diǎn)加、倍點(diǎn)等運(yùn)算則由硬件加速協(xié)處理器實(shí)現(xiàn)。在協(xié)處理器中,提出了一種基于超長指令字(VLIW)的并行處理架構(gòu)對ECC并行調(diào)度算法進(jìn)行映射。這種架構(gòu)的一個顯著特點(diǎn)是VLIW指令的并行性開發(fā)不需要專門的軟件編譯器的支持,而是通過ECC并行調(diào)度算法保證。性能分析表明,通過這種并行處理的方式,ECC點(diǎn)乘運(yùn)算的速度可提高一倍以上。 通過以上并行的調(diào)度算法、可配置的功能單元、可編程的擴(kuò)展指令和并行處理的體系結(jié)構(gòu),提高了ECC算法芯片處理的靈活性,同時又達(dá)到了較高的運(yùn)算速度。
【圖文】：

每個 4bitCSA的0進(jìn)位組與l進(jìn)位組由CRA構(gòu)成 ;8bit， 16bit， 32bit的cLA均分成 4bit一組的cLA串接而成;P隊(duì)由劫owles樹[55]構(gòu)成。四種加法器架構(gòu)在不同位寬時的時延與面積分別如圖4.12和圖4.13所示。圖4.12四種加法器在不同位寬時的時延(l1s)2000圖 4.13由圖4.12與圖4.13可知，四種加法器在不同位寬時的面積(腳褚)CRA延時最大，，面積較小;位寬較大時，P隊(duì)延時最小，面積最大;在小位寬(4bit)時，CLA比CSA延時小很多，面積卻增大不多。因此，可以根據(jù)各種加法器的特點(diǎn)，靈活組織，充分發(fā)揮各種加法器的優(yōu)點(diǎn)，設(shè)計出一種混合結(jié)構(gòu)的加法器

每個 4bitCSA的0進(jìn)位組與l進(jìn)位組由CRA構(gòu)成 ;8bit， 16bit， 32bit的cLA均分成 4bit一組的cLA串接而成;P隊(duì)由劫owles樹[55]構(gòu)成。四種加法器架構(gòu)在不同位寬時的時延與面積分別如圖4.12和圖4.13所示。圖4.12四種加法器在不同位寬時的時延(l1s)2000圖 4.13由圖4.12與圖4.13可知，四種加法器在不同位寬時的面積(腳褚)CRA延時最大，面積較小;位寬較大時，P隊(duì)延時最小，面積最大;在小位寬(4bit)時，CLA比CSA延時小很多，面積卻增大不多。因此，可以根據(jù)各種加法器的特點(diǎn)，靈活組織，充分發(fā)揮各種加法器的優(yōu)點(diǎn)，設(shè)計出一種混合結(jié)構(gòu)的加法器
【學(xué)位授予單位】：解放軍信息工程大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP332

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本文編號：2598613