發(fā)布時間：2020-03-19 00:34

【摘要】： 任意波形發(fā)生器(簡稱AWG)廣泛應(yīng)用于通信、雷達、電子測試等領(lǐng)域，受到越來越多的重視。任意波形發(fā)生器可以產(chǎn)生任何可以設(shè)想的波形，其易用性和靈活性大大方便了工程師的測試和調(diào)試。 本文的研究工作緊緊圍繞高速AWG的研制展開。鑒于CPCI總線的高速、易管理、可靠、開放，以及與PCI軟件的良好兼容性，本設(shè)計把CPCI總線和AWG結(jié)合起來，使本設(shè)備可用于產(chǎn)生雷達系統(tǒng)需要的線性調(diào)頻信號或通信及其它系統(tǒng)測試用的高速和寬帶信號，又可以接收另一數(shù)據(jù)源的高速數(shù)據(jù)信號方便的組合成雷達多目標及面目標模擬器和雷達對抗系統(tǒng)。可見，基于CPCI總線的高速AWG有廣闊的應(yīng)用前景。 論文在前人研究的基礎(chǔ)上，提出了用高集成的FPGA取代傳統(tǒng)上用分立元件設(shè)計的方案，充分利用了CPCI總線傳輸速率高和擴展能力強的特點，開發(fā)了基于CPCI總線的高速AWG，轉(zhuǎn)換速率可達1.2Gsps。該設(shè)計結(jié)構(gòu)緊湊、穩(wěn)定可靠、運行效率高。在輸出端設(shè)計有兩塊高速DAC，可以得到I、Q兩路同步的正交波形，達到了高速和寬帶的設(shè)計目的。其硬件電路的設(shè)計思路和結(jié)構(gòu)形式有很強的通用性和實用價值。
【圖文】：

DDS技術(shù)是一種全數(shù)字合成技術(shù)，基本原理如圖2.2所示。圖中的時鐘源通常是一個高穩(wěn)定性的晶體振蕩器，用來作為全局時鐘同步整個硬件的各組成部分。DDS技術(shù)從連續(xù)信號的相位出發(fā)將一個信號取樣、量化、編碼，形成一個波形存儲器。合成時，通過改變相位累加器的頻率控制字來改變相位增量。相位增量不同，一個周期內(nèi)的取樣點數(shù)不同。在取樣頻率不變的情況下，通過改變相位累加器的頻率控制字，就可以改變輸出頻率。將這種幅值量化的數(shù)字信號通過DAC及低通濾波器即可得到合成的模擬信號Is]。存儲直讀型AWG的結(jié)構(gòu)簡單，實現(xiàn)控制方便。在不變化頻率以及波形的情況下，只要改變單周期采樣點數(shù)，就需要重置計數(shù)器并重新向波形存儲器寫入波形數(shù)據(jù)。基于DDS技術(shù)的AWG可以很方便地實現(xiàn)頻率、相位調(diào)制功能，產(chǎn)生的波形可以達到很高的頻率分辨率，輸出頻率的轉(zhuǎn)換速度快，但結(jié)構(gòu)較復(fù)雜，會產(chǎn)生相位截斷誤差。本設(shè)計基于CPCI總線的高速AWG采用存儲直讀型的設(shè)計方法來實現(xiàn)。2.3AWG總體結(jié)構(gòu)

圖3.3CPCI總線基本信號在圖3.3中，AD【63二001是64位數(shù)據(jù)、地址復(fù)用線。CLK和RST#是系統(tǒng)時系統(tǒng)復(fù)位信號。REQ#和GN，1’#是總線申請和總線允許信號，其中REQ#由設(shè)出，而GNT岑由上位機發(fā)出。FRAME#、IRDY#、TRDY#、STOP#、mSE瑞DEVSE賺是接口控制信號。其中FR入ME#是幀周期信號，表示一次訪問的和持續(xù)。FRAME彩有效表示總線傳輸開始，在其有效期間，說明數(shù)據(jù)傳輸繼行。FRAME#變?yōu)闊o效說明傳輸進入最后一個數(shù)據(jù)相位。皿DY#是主設(shè)備準信號。該信號有效說明發(fā)起本次傳輸?shù)脑O(shè)備可以完成一個數(shù)據(jù)相位，但要RDY#配合，才能完成數(shù)據(jù)傳輸。TRDY#是從設(shè)備準備好信號，該信號有效從設(shè)備己經(jīng)準備好數(shù)據(jù)傳輸?shù)墓ぷ�，可以進行數(shù)據(jù)傳輸。只有當僅DY#RDY#均有效時，數(shù)據(jù)才能正常傳輸。STOP#信號由從設(shè)備發(fā)出，當它有效時，，示從設(shè)備要求主設(shè)備終止當前數(shù)據(jù)傳輸。IDSE瑞是初始化設(shè)備選擇信號，問配置存儲器期間作為片選信號。DEVSE瑞是設(shè)備選擇信號，該信號有效，示驅(qū)動它的設(shè)備已成為當前訪問的從設(shè)備。C/BE【7二0]是總線命令和字節(jié)使
【學位授予單位】：中國科學院研究生院（電子學研究所）
【學位級別】：碩士
【學位授予年份】：2007
【分類號】：TP336

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本文編號：2589415