【摘要】：隨在過去的十年間，隨著互聯(lián)網(wǎng)行業(yè)的快速發(fā)展，人們要求網(wǎng)絡處理器在面對不斷更新的網(wǎng)絡協(xié)議和快速增加的網(wǎng)絡帶寬時具有更強的處理能力，而作為網(wǎng)絡處理器數(shù)據(jù)處理核心的微引擎處理器的吞吐量優(yōu)化成為了網(wǎng)絡處理器體系結構優(yōu)化的重要方向。隨著硬件多線程技術的應用，微引擎處理器的設計復雜度不斷提高，而設計復雜度的提高將帶來驗證復雜度成倍的提高。因此，微引擎處理器的功能驗證已經(jīng)成為微引擎處理器設計的瓶頸，如何對微引擎處理器進行全面的功能驗證是我們必須面對的難題。 本文重點研究了微引擎處理器的功能驗證技術。微引擎處理器采用了五級流水線和硬件多線程技術，同時擁有將近六十條面向IP包處理的專用指令，難以通過對指令空間進行遍歷來實現(xiàn)全面驗證，因此采用功能覆蓋率和代碼覆蓋率作為驗證的收斂條件。通過建立完備的覆蓋率模型，以覆蓋率的收斂條件作為驗證目標來實現(xiàn)對微引擎處理的功能驗證。 本文首先采用基于約束隨機的驗證方法對微引擎處理器進行了驗證，在驗證過程中發(fā)現(xiàn)了很多功能缺陷，之后對這種方法的缺點進行了分析，，提出了基于覆蓋率驅動的驗證方法，這種方法采用覆蓋率收斂技術，以對指令進行樹形結構分類為前提，利用覆蓋率模型的反饋信息對樹形結構進行層次化的剪枝，加速了覆蓋率的收斂，最終達到了之前設定的收斂條件，并在很大程度上提高了驗證的效率，有效的完成了微引擎處理器的功能驗證。
【圖文】：

圖 1.1 網(wǎng)絡處理器芯片 XDNP 總體方案框圖M 內核RM 處理器是對 ARM V4 體系結構的一種變形。它屬于 R指令集，能進行可配置字節(jié)存放順序的 32 位算術運算，協(xié)處理器負責，擁有內置串口，支持虛擬存儲器和一個內在 XDNP 中，StrongARM 用于運行像 Linux 這樣的傳統(tǒng)操棧的更高層以及引起異常的任何包，不用于常規(guī)快速通路理器 XDPEP 網(wǎng)絡處理器系統(tǒng)中，總共包含 6 個微引擎處理器 XDPE線程的 32bits 的可編程的 RSIC 處理器，采用阻塞式多線程 次操作的總體運行性能。XDPE 的處理能力適用于 IP 包校驗和修改，控制 IP 包的緩存，路由查找等功能。6 個 X第三層數(shù)據(jù)分組 300 萬個。XDPE 的核心工作頻率和 Str2MHz。

在 XDNP 網(wǎng)絡處理器中，微引擎處理器 XDPE 是其中的核心模塊，六個 XDPE協(xié)同工作，共同完成數(shù)據(jù)平面 IP 包的轉發(fā)工作。XDPE 屬于 RSIC 體系結構，擁有將近六十種類型的指令，指令數(shù)目相對較多，同時采用了硬件多線程結構，使其復雜度進一步提高，因此其驗證難度很大，所以對于 XDPE 的功能驗證來講，根據(jù)其特點制定良好的驗證策略至關重要。3.1 XDPE 的體系結構3.1.1 XDPE 的總體結構XDPE 是一個基于 RSIC 架構的硬件多線程處理器，采用五級流水線的體系結構，支持 32 比特的 RSIC 指令集，采用 BMT 機制最大限度的提高了處理器整體吞吐率性能，并實現(xiàn)了零開銷的線程切換，專用于網(wǎng)絡包處理領域。XDPE 支持四個線程，擁有可編程的 1K 字（32 位）指令存儲單元、128 個 32 比特的通用寄存器、128 個 32 比特的傳輸寄存器以及功能強大的邏輯運算單元（ALU）和移位器，其具體結構如圖 3-1 所示。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP368.11;TN47

【引證文獻】

相關碩士學位論文 前4條

1 趙偉峰;網(wǎng)絡處理器中異步訪問DRAM存儲控制系統(tǒng)的設計與優(yōu)化[D];西安電子科技大學;2013年

2 趙彥尚;網(wǎng)絡處理器微引擎的設計、驗證與實現(xiàn)[D];西安電子科技大學;2013年

3 畢萍萍;時鐘控制單元代碼自動生成技術的實現(xiàn)及驗證[D];西安電子科技大學;2013年

4 姜春輝;基于System Verilog對TDM模塊的驗證[D];西安電子科技大學;2013年

本文編號：2550892