【摘要】：針對(duì)傳統(tǒng)算法的局限,在FPGA平臺(tái)上設(shè)計(jì)了直接處理三操作數(shù)的前導(dǎo)1預(yù)測(cè)算法的完整實(shí)現(xiàn)方案,可以有效縮短關(guān)鍵路徑延時(shí)和功耗.重點(diǎn)設(shè)計(jì)出了三操作數(shù)的編碼樹(shù)結(jié)構(gòu),并依據(jù)預(yù)編碼規(guī)則,在FPGA硬件驗(yàn)證平臺(tái)上對(duì)系統(tǒng)結(jié)構(gòu)合理模塊化,且采用硬件描述語(yǔ)言VerilogHDL對(duì)部分功能進(jìn)行編程,優(yōu)化了設(shè)計(jì)過(guò)程,仿真結(jié)果表明,設(shè)計(jì)完成的算法結(jié)構(gòu)較傳統(tǒng)算法在關(guān)鍵路徑延時(shí)上減少36.15%,功耗降低39.20%.
[Abstract]:Aiming at the limitation of traditional algorithm, a complete implementation scheme of preamble 1 prediction algorithm which directly deals with three operands is designed on FPGA platform, which can effectively shorten the critical path delay and power consumption. The coding tree structure of three operands is designed, and according to the precoding rules, the system structure is reasonably modularized on the FPGA hardware verification platform, and some functions are programmed by hardware description language VerilogHDL, and the design process is optimized. the simulation results show that the designed algorithm structure reduces the critical path delay by 36.15% and the power consumption by 39.20% compared with the traditional algorithm.
【作者單位】： 河北工業(yè)大學(xué)計(jì)算機(jī)科學(xué)與軟件學(xué)院;天津理工大學(xué)自動(dòng)化學(xué)院;河北工業(yè)大學(xué)電氣工程學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(31100711) 河北省高等學(xué)�？茖W(xué)技術(shù)研究青年基金(20111122) 河北省交通運(yùn)輸廳科學(xué)技術(shù)項(xiàng)目計(jì)劃(Y2011087)
【分類號(hào)】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 李星;胡春媚;李勇;李振濤;;前導(dǎo)1預(yù)測(cè)算法的設(shè)計(jì)與實(shí)現(xiàn)[J];計(jì)算機(jī)科學(xué);2013年04期

2 梅小露;;浮點(diǎn)乘加部件中三操作數(shù)前導(dǎo)1預(yù)測(cè)算法的設(shè)計(jì)[J];微電子學(xué)與計(jì)算機(jī);2005年12期

【共引文獻(xiàn)】

相關(guān)期刊論文 前5條

1 張峰;黎鐵軍;徐煒遐;;一種128位高精度浮點(diǎn)乘加部件的研究與實(shí)現(xiàn)[J];計(jì)算機(jī)工程與科學(xué);2009年02期

2 何軍;黃永勤;朱英;;分離通路浮點(diǎn)乘加器設(shè)計(jì)與實(shí)現(xiàn)[J];計(jì)算機(jī)科學(xué);2013年08期

3 劉杰;易茂祥;;6加數(shù)并行加法器及擴(kuò)展接口的研究[J];微電子學(xué)與計(jì)算機(jī);2009年12期

4 蔡敏;閔言燦;;全流水線結(jié)構(gòu)雙精度浮點(diǎn)乘加單元的設(shè)計(jì)[J];微電子學(xué)與計(jì)算機(jī);2010年01期

5 李勇;秦海陽(yáng);李振濤;;108位前導(dǎo)0計(jì)數(shù)器的電路設(shè)計(jì)與優(yōu)化[J];微電子學(xué)與計(jì)算機(jī);2015年04期

相關(guān)碩士學(xué)位論文 前3條

1 張峰;一種128位浮點(diǎn)乘加融合部件的研究與實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2007年

2 侯申;浮點(diǎn)乘加部件流水站中關(guān)鍵模塊的全定制設(shè)計(jì)[D];國(guó)防科學(xué)技術(shù)大學(xué);2008年

3 武迎飛;基于FPGA的浮點(diǎn)運(yùn)算加速方法的研究[D];河北工業(yè)大學(xué);2014年

【相似文獻(xiàn)】

相關(guān)期刊論文 前1條

1 陳彩;應(yīng)用于計(jì)算機(jī)存儲(chǔ)管理的基于部分匹配的預(yù)測(cè)算法[J];河北理工學(xué)院學(xué)報(bào);2000年03期

，

本文編號(hào)：2502584