發(fā)布時間：2019-04-28 19:02

【摘要】：隨著信息化社會的深入發(fā)展,數字集成電路技術運用得越來越廣泛.乘法器是數字電路系統(tǒng)最重要的算術運算單元之一,影響了整個電路系統(tǒng)的工作效率.實際設計通常采用Booth結構作為數字乘法器實現框架,決定此類乘法器運算效率的最為關鍵的兩個方面是:部分積產生和部分積合并.提出了一種從結構上采用獨立路由尋址的機制來實現部分積的產生,設計方法上采用異步微流水線,控制機制上采取數據通路的方法,來設計基于異步NoC(Network On Chip)機制的Booth乘法器設計.最后,通過FPGA開發(fā)板進行了仿真和實現,并與傳統(tǒng)的Booth乘法器性能做了對比分析.
[Abstract]:With the in-depth development of information society, digital integrated circuit technology is more and more widely used. Multiplier is one of the most important arithmetic operation units in digital circuit system, which affects the working efficiency of the whole circuit system. In practical design, Booth structure is usually used as the implementation framework of digital multipliers. The most important aspects to determine the computational efficiency of such multipliers are: partial product generation and partial integration. In this paper, an independent routing addressing mechanism is proposed to realize the generation of partial product. The asynchronous micropipeline is used in the design method, and the data path is adopted in the control mechanism. To design the Booth multiplier design based on asynchronous NoC (Network On Chip) mechanism. Finally, the simulation and implementation of the FPGA development board are carried out, and the performance of the traditional Booth multiplier is compared and analyzed.
【作者單位】： 廣西民族大學廣西混雜計算與集成電路設計分析重點實驗室;蘭州大學信息科學與工程學院;北京計算機技術及應用研究所;
【基金】：國家自然科學基金(11371003,11461006,61402121) 廣西民族大學校級一般項目(2016YB029);廣西民族大學研究生教育創(chuàng)新計劃項目;廣西民族大學相思湖青年學者創(chuàng)新團隊資助
【分類號】：TP332.22

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本文編號：2467887