【摘要】：隨著微電子、信息、通信及網絡技術的發(fā)展,物聯網已在健康醫(yī)療、人工智能、網絡管理、物流運輸等領域逐步得到應用。在這些應用中,信息的采集及處理是物聯網技術的基礎和關鍵。由于物聯網的信息懫集及處理節(jié)點分布廣、不宜更換電源,因此,低功耗的信息采集及處理芯片是保證物聯網正常工作的關鍵。本文在分析不同應用場景下物聯網對處理器的不同要求,并研究高性能處理器的低功耗設計技術后,為平衡物聯網應用中的高性能和低功耗需求,提出了一種動態(tài)可切換流水線的處理器設計方案。首先,該方案中采用RISC-V指令集,基于經典流水線架構重新細分流水,設計了適用于高性能模式的七級超流水結構其次,將其簡化后實現了適用于低功耗模式的精簡結構。最后,基于以上兩種結構設計了動態(tài)可切換流水線的RISC-V處理器。在整體系統中兩種模式共享內存、緩存及ALU執(zhí)行單元,并確定了對應的軟件調度策略完成程序執(zhí)行過程中的數據交互及任務切換。在整個實現過程中,首先對該結構采用SystemC進行周期精確型建模,然后使用Verilog語言實現硬件電路,最后對模型進行功能仿真及相應的性能功耗分析。其中,基于本文結構中的高性能模式單核處理器已使用中芯國際180nm工藝完成流片,并對其進行了測試。本文以自建的加法、矩陣乘法及標準測試程序DMIPS、CRC、AES作為測試向量對系統進行功能仿真,并使用HP Labs的McPAT及Synopsys的DC分別從系統級和電路級進行性能功耗分析。當應用于物聯網時,相比于單獨的高性能處理器,本文提出的處理器結構在硬件資源僅增加5%的情況下就可以實現設計要求,同時系統功耗會降低67.23%,而且數據采集階段所占的時間比例越長,該設計結構對系統整體功耗的降低效果越明顯。
[Abstract]:With the development of microelectronics, information, communication and network technology, the Internet of things has been gradually applied in the fields of health care, artificial intelligence, network management, logistics and transportation. In these applications, the collection and processing of information is the basis and key of Internet of things technology. Because of the wide distribution of the information collection and processing nodes of the Internet of things, it is not suitable to replace the power supply. Therefore, the low-power information acquisition and processing chip is the key to ensure the normal work of the Internet of things. After analyzing the different requirements of Internet of things on processors in different application scenarios, and studying the low-power design technology of high-performance processors, this paper balances the requirements of high-performance and low-power in Internet of things applications. A design scheme of dynamic switchable pipeline processor is presented in this paper. Firstly, the scheme adopts RISC-V instruction set and re-subdivides pipelining based on classical pipelined architecture, and then designs a seven-stage super-pipelined architecture suitable for high-performance mode, and then simplifies it to implement a reduced structure suitable for low-power mode. Finally, a dynamic switchable pipelined RISC-V processor is designed based on the above two architectures. In the whole system, the two modes share memory, cache and ALU execution unit, and determine the corresponding software scheduling strategy to complete the data interaction and task switching in the process of program execution. In the whole implementation process, SystemC is used to build the precise periodic model, then Verilog language is used to realize the hardware circuit. Finally, the function simulation and performance power analysis of the model are carried out. Among them, based on the high-performance mode single-core processor in the architecture of this paper, the chip has been completed by using the SMIC 180nm process, and the chip has been tested. In this paper, we use self-built addition, matrix multiplication and standard test program DMIPS,CRC,AES as test vectors to simulate the function of the system, and use McPAT of HP Labs and DC of Synopsys to analyze performance power consumption from system level and circuit level, respectively. When applied to the Internet of things, compared with the single high-performance processor, the proposed processor architecture can achieve the design requirements with only 5% increase in hardware resources, and at the same time, the system power consumption will be reduced by 67.23%. Moreover, the longer the time of the data acquisition phase is, the more obvious the design structure can reduce the overall power consumption of the system.
【學位授予單位】：西安理工大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP332

【參考文獻】

相關期刊論文 前10條

1 吳建淇;;數字集成電路的發(fā)展及未來[J];電子技術與軟件工程;2016年16期

2 劉帥;;X86、ARM、MIPS微處理器架構淺析[J];智富時代;2015年12期

3 彭德生;蔣志翔;;基于SystemC的MIPS處理器建模與架構[J];計算機工程與設計;2015年04期

4 伍思碩;唐賢健;;數字集成電路的應用研究[J];電腦知識與技術;2014年19期

5 李新;;集成電路的發(fā)展及應用[J];科技視界;2014年07期

6 朱曉龍;;片上網絡的SystemC建模研究[J];電子設計工程;2013年14期

7 劉錦;顧加強;;我國物聯網現狀及發(fā)展策略[J];企業(yè)經濟;2013年04期

8 陸游游;舒繼武;;閃存存儲系統綜述[J];計算機研究與發(fā)展;2013年01期

9 尹利;曹衛(wèi)剛;王曉歡;;淺談CMOS集成電路的應用[J];無線互聯科技;2012年07期

10 錢志鴻;王義君;;物聯網技術與應用研究[J];電子學報;2012年05期

相關博士學位論文 前4條

1 呂正;多核處理器存儲系統的驗證方法研究[D];西北大學;2013年

2 董新平;物聯網產業(yè)成長研究[D];華中師范大學;2012年

3 李頎;基于FPGA的片上多處理器建模方法[D];中國科學技術大學;2012年

4 凡啟飛;高性能嵌入式處理器低功耗技術研究[D];中國科學技術大學;2009年

相關碩士學位論文 前7條

1 李孛;一種DSP處理平臺的低功耗設計與實現[D];中國艦船研究院;2013年

2 申鑫;基于SystemC的RTL級綜合的研究[D];西安電子科技大學;2012年

3 蘭光洋;CLB總線電子系統級建模[D];天津大學;2012年

4 魯超;基于電子系統級的C*CORE處理器建模[D];天津大學;2012年

5 張劍;多核處理器架構下軟件運行時驗證方法研究[D];南京航空航天大學;2010年

6 蔣文棟;數字集成電路低功耗優(yōu)化設計研究[D];北京交通大學;2008年

7 何祥;基于時鐘控制的高性能微處理器低功耗設計技術研究[D];國防科學技術大學;2006年

，

本文編號：2447979