【摘要】：浮點(diǎn)融合乘加部件(MAF)是現(xiàn)代微處理器中的核心部件,它的運(yùn)算速度直接影響到微處理器的性能。浮點(diǎn)融合乘加部件的計(jì)算延時(shí)大、結(jié)構(gòu)規(guī)模復(fù)雜并且功耗相對(duì)較高,處在關(guān)鍵路徑上。對(duì)浮點(diǎn)融合乘加部件的研究具有較高的應(yīng)用價(jià)值。 本文通過(guò)對(duì)X處理器中的64位浮點(diǎn)融合乘加部件進(jìn)行研究和優(yōu)化設(shè)計(jì),在支持浮點(diǎn)運(yùn)算與整數(shù)運(yùn)算的基礎(chǔ)上,對(duì)其中的關(guān)鍵模塊進(jìn)行了分析與研究,綜合分析確認(rèn)原設(shè)計(jì)的108位尾數(shù)加較大的制約了整個(gè)浮點(diǎn)融合乘加部件的性能,本文通過(guò)改進(jìn)尾數(shù)加的結(jié)構(gòu)并對(duì)其進(jìn)行定制設(shè)計(jì),使得浮點(diǎn)融合乘加部件整體性能得到提升。本課題的主要工作和貢獻(xiàn)如下： 1.DC綜合分析,查找分析關(guān)鍵路徑,尋找提升整體浮點(diǎn)融合乘加部件性能的方法； 2.在尾數(shù)加設(shè)計(jì)中最后兩級(jí)運(yùn)算分別采用了進(jìn)位選擇加法器結(jié)構(gòu)和循環(huán)進(jìn)位(End-Around-Carry)結(jié)構(gòu),其中進(jìn)位選擇結(jié)構(gòu)中把進(jìn)位為“0”和進(jìn)位為“1”中相同的部分共用使得面積進(jìn)一步減小,并且性能不受影響；采用最后一級(jí)循環(huán)進(jìn)位結(jié)構(gòu)使得在加法運(yùn)算時(shí)省去了一步加數(shù)求補(bǔ)和最終結(jié)果的求反加1過(guò)程； 3.在40nm工藝下對(duì)定制完成的108位尾數(shù)加進(jìn)行了時(shí)序驗(yàn)證并得出最終結(jié)果。設(shè)計(jì)所占面積為1872.82um2,最壞條件下,尾數(shù)加部分運(yùn)算延遲為350ps,并且相對(duì)于改進(jìn)前時(shí)的面積減小了20%并且性能提升23%。從而使得尾數(shù)加部分不是制約浮點(diǎn)融合乘加部件性能的關(guān)鍵路徑。
[Abstract]:The floating-point fusion multiplication and addition component (MAF) is the core component in modern microprocessors, and its operation speed directly affects the performance of microprocessors. The floating-point fusion multiplicative component has the advantages of large computational delay, complex structure and relatively high power consumption, so it is in the critical path. The research of floating-point fusion multiplying and adding parts has high application value. This paper studies and optimizes the 64-bit floating-point fusion multiplication and addition part in X processor, and analyzes and studies the key modules on the basis of supporting floating-point operation and integer operation. It is confirmed by comprehensive analysis that the performance of the whole floating-point fusion multiplicator is restricted by the 108-bit Mantissa added in the original design. By improving the structure of the Mantissa addition and customizing it, the overall performance of the floating-point fusion multiplicative adders is improved. The main work and contributions of this thesis are as follows: 1.DC comprehensive analysis, finding and analyzing key paths, searching for methods to improve the performance of integral floating-point fusion multiplication plus components; 2. In the last two stages of the Mantissa addition design, the carry-selective adder structure and the cyclic carry (End-Around-Carry) structure are used, respectively. In the carry-selection structure, the same parts of carry "0" and carry "1" make the area decrease further, and the performance is not affected. The last stage cyclic carry structure is adopted so that the one-step addition complement and the inverse addition of the final result are eliminated in addition operation; 3. The addition of 108-bit Mantissa was verified in 40nm process and the final result was obtained. The area occupied by the design is 1872. 82um 2. In the worst case, the Mantissa plus part operation delay is 350 pss, and the area is reduced by 20% compared with that before the improvement, and the performance is improved by 23%. Therefore, the addition of Mantissa is not the key path to restrict the performance of floating-point fusion multiplication.
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332

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本文編號(hào)：2363820