【摘要】：FT-XDSP是自主研發(fā)的一款超長指令字結構的64位高性能SIMD數(shù)字信號處理器（Digital Signal Processor, DSP），適用于高性能計算、無線通信、視頻和圖像處理等，設計主頻1.25GHz。FT-XDSP處理器的單核包含50個浮點乘加單元（Floating-point fused Multiply ACcumulaor, FMAC），它的性能直接決定了FT-XDSP的浮點峰值性能。 本文依托“FT-XDSP”的開發(fā)與研制，旨在研究和實現(xiàn)面向無線通信基站和高性能計算的高性能SIMD浮點乘加單元。本文的主要工作和貢獻如下： 1、在經典低延時浮點融合乘加結構的基礎上設計和實現(xiàn)了多功能快速浮點融合乘加運算單元。詳細分析了浮點乘加通路的總體結構，對整個乘加結構進行了合理的流水線劃分，提出了6級流水的高性能SIMD浮點乘加結構，支持雙精度/SIMD雙單精度浮點乘法、乘累加、加法和單精度復數(shù)乘法與點積等運算，其中乘法操作采用4級流水線執(zhí)行，加法與減法操作采用5級流水線執(zhí)行，其余操作均采用6級流水線執(zhí)行。 2、雙精度浮點乘加結構中，通過復用關鍵模塊的方法來實現(xiàn)多種功能，，降低面積開銷。研究了乘加結構中各關鍵模塊設計思想，如浮點尾數(shù)乘法器、對階移位器、復合加法器、前導0預測模塊、規(guī)格化模塊，根據(jù)體系結構的設計要求對關鍵模塊進行了復用設計，在雙精度浮點乘加結構的基礎上復用設計實現(xiàn)了SIMD雙單精度浮點乘加、浮點加法和單精度復數(shù)乘法與點積數(shù)據(jù)通路，并對浮點乘法器進行了改進，在不影響浮點乘加關鍵路徑延時的條件下使其支持64位定點乘法操作，實現(xiàn)了定點和浮點乘法器復用。 3、進行了多功能浮點乘加單元的模擬驗證與綜合優(yōu)化。本文對所設計的浮點乘加運算單元進行了詳細的模塊級驗證和DSP內核級驗證環(huán)境下的驗證，驗證結果表明所設計的指令功能正確，各功能點中的邊界值處理符合IEEE754標準。同時依照邏輯延時優(yōu)化策略對FMAC單元的關鍵路徑進行優(yōu)化。 基于45nm工藝在Typical工作條件下采用Candence公司的RTL Compiler綜合工具對設計單元實現(xiàn)進行了綜合，綜合結果表明：最長關鍵路徑為550ps，功耗14.11mW，Cell面積166854um2，整體性能比傳統(tǒng)低延遲浮點乘加結構要高，滿足FT-XDSP對浮點乘加單元的性能要求。
[Abstract]:FT-XDSP is a 64 bit high performance SIMD digital signal processor (Digital Signal Processor, DSP),) with super long instruction word structure, which is suitable for high performance computing, wireless communication, video and image processing, etc. The single core of the main frequency 1.25GHz.FT-XDSP processor consists of 50 floating-point multiplication and addition units (Floating-point fused Multiply ACcumulaor, FMAC),). Its performance directly determines the floating-point peak performance of FT-XDSP. Based on the development and research of "FT-XDSP", this paper aims to study and implement the high performance SIMD floating-point multiplication and addition unit for wireless communication base stations and high-performance computing. The main work and contributions of this paper are as follows: 1. Based on the classical low-delay floating-point fusion multiplication and addition structure, a multi-function fast floating-point fusion multiplication and addition unit is designed and implemented. The overall structure of floating-point multiplication and addition path is analyzed in detail, and the whole multiplicative structure is divided into pipeline reasonably. A six-stage pipelined SIMD floating-point multiplication structure with high performance is proposed, which supports double-precision / single-precision floating-point multiplication and multiplicative accumulation. Addition and single precision complex multiplication and dot product, in which multiplication is performed by 4 stages pipeline, addition and subtraction are performed by 5 stages pipeline. The other operations are performed by a 6-stage pipeline. 2. In a double-precision floating-point multiplicative structure, multiple functions are realized by multiplexing key modules, and the area overhead is reduced. The design idea of every key module in multiplication and addition structure is studied, such as floating-point Mantissa multiplier, order shifter, compound adder, leading 0 prediction module, normalization module. The key modules are reused according to the design requirements of the architecture. Based on the structure of double precision floating-point multiplication and addition, the SIMD double-single-precision floating-point multiplication, floating-point addition, single-precision complex multiplication and dot product data path are designed and implemented. The floating-point multiplier is improved. Under the condition that the floating-point multiplication plus critical path delay is not affected, it supports 64-bit fixed-point multiplication operation, realizes the multiplexing of fixed-point multiplier and floating-point multiplier. 3. The simulation verification and synthesis optimization of multi-function floating-point multiplication and addition unit are carried out. In this paper, the design of floating-point multiplication and addition unit is verified in detail at the module level and in the DSP kernel level. The verification results show that the instruction function is correct and the boundary value processing in each function point conforms to the IEEE754 standard. At the same time, the key path of FMAC unit is optimized according to the logic delay optimization strategy. Based on the 45nm process, the design unit is synthesized with the RTL Compiler synthesis tool of Candence Company under the Typical working condition. The results show that the longest critical path is 550 ps. the power consumption is 14.11mWN / Cell area 166854um2, and the overall performance is higher than that of the traditional low-delay floating-point multiplicative structure. Meet the performance requirements of FT-XDSP for floating-point multiplication and addition unit.
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP332

【共引文獻】

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本文編號：2184056