本文選題：SIMD + 子字并行�。� 參考：《國防科學技術大學》2012年碩士論文

【摘要】：當前，嵌入式處理器的應用正向大規(guī)模，實時性等方向發(fā)展，其中高性能的功能部件是提升處理器性能的一大基礎。本文圍繞子字并行功能部件為中心，以FT-X高性能浮點DSP研究為背景，開展了對功能部件子字并行的深入研究，并提出了高性能的支持子字并行的功能部件的算法。 1）本文針對功能部件的獨特特點，面向不同應用，對采用子字并行的功能部件的性能進行了分析。并對DSP中存在最多的乘法和加法運算部件分別進行了加速比分析。 2）通過對乘法算法的深入分析，本文提出了一種支持子字并行的乘法算法。采用新型Booth編碼技術、ES編碼和CS編碼合理分離結構，，對高位寬乘法具有速度優(yōu)勢。并支持三種位寬工作模式，在文中對可以同時執(zhí)行1個64位乘法，4個32位乘法或16個16位乘法，支持有/無符號運算的乘法結構進行了舉例說明；為配合乘法矩陣算法在點積指令中的應用，本文提出了一種溢出判斷補償技術，解決了在多數(shù)據(jù)通路下點積和矩陣乘法的溢出判斷問題。 3）本文對有限域乘法部件進行了算法研究，并對有限域算法進行了子字并行化。提出了一種操作寬度和本原多項式同時可調的有限域乘法器。與現(xiàn)有的單功能有限域乘法器相比，在綜合指標上具備了一定優(yōu)勢。 4）本文對加法算法進行了分析。在比較較為先進的加法算法的基礎上，提出了一種支持子字并行的加法算法。該算法適用于支持邏輯指令和加/減法的ALU上，可擴展性較強，且性能較強。 5）上述算法最終實際應用在FT-X高性能浮點處理器的功能部件中。本文對設計的功能部件進行了詳細的設計和模擬驗證，并給出了最終的的綜合結果。 本文提出的支持子字并行的乘法部件算法具有關鍵路徑較短，功能強大，面積較小等特點，是一種優(yōu)良的算法。綜合結果表明，該算法能夠提高64位可支持SIMD乘法速度約4%。本文提出的支持子字并行的加法器可以在較少增加標量加法延時的前提下，支持多種子字并行模式，并將結果選擇嵌在運算體內，與進位消除算法相比，性能提高11%。基于本文乘法算法的M部件能夠滿足應用的指令集要求。在DC綜合工具的環(huán)境及TSMC40nm工藝下，F(xiàn)T-X DSP的M部件面積為142275(um2)，動態(tài)功耗為28.6863(mW)，最高頻率可達1GHz。
[Abstract]:At present, the application of embedded processor is developing in the direction of large scale and real time, among which high performance functional components are the basis of improving processor performance. Based on the research of FT-X high performance floating-point DSP, this paper focuses on the sub-word parallelism, and makes a thorough research on the sub-word parallelism of the functional components, which is based on the FT-X high performance floating-point DSP. A high performance algorithm for supporting subword parallelism is proposed. 1) according to the unique characteristics of functional components and different applications, the performance of functional components using subword parallelism is analyzed in this paper. The speedup ratio analysis of the most existing multiplication and addition components in DSP is given. 2) through the in-depth analysis of the multiplication algorithm, a multiplication algorithm supporting subword parallelism is proposed in this paper. The new Booth coding technique is used in the separation of es coding and CS coding, which has the advantage of high bit width multiplication. It also supports three bit width working modes. In this paper, we illustrate the multiplication structure which can perform one 64-bit multiplication, four 32-bit multiplication or 16 16-bit multiplication at the same time, and support / unsigned operation. In order to match the application of multiplication matrix algorithm in dot product instruction, this paper proposes a compensation technique for overflow judgment. The problem of overflow judgment of point product and matrix multiplication under multi-data path is solved. 3) the algorithm of finite field multiplication is studied and the subword parallelization of finite field algorithm is presented. A finite field multiplier with adjustable operation width and primitive polynomial is proposed. Compared with the existing single function finite field multiplier, it has some advantages in the synthesis index. 4) the addition algorithm is analyzed in this paper. Based on the more advanced addition algorithm, a subword parallel addition algorithm is proposed. The algorithm is suitable for ALU which supports logical instruction and addition / subtraction. It is scalable and has strong performance. 5) the above algorithm is applied in FT-X high performance floating-point processor. In this paper, the functional components are designed and simulated in detail, and the final comprehensive results are given. The multiplication component algorithm, which supports subword parallelism, is an excellent algorithm because of its short critical path, powerful function and small area. The results show that the proposed algorithm can improve the speed of 64 bit SIMD multiplication. The proposed subword parallelism adder can support multi-seed word parallel mode with less scalar addition delay, and the result is embedded in the operation body. Compared with carry elimination algorithm, the performance is improved by 11%. The M part based on the multiplication algorithm in this paper can meet the requirement of instruction set. In the environment of DC synthesis tool and TSMC 40nm process, the M component area of FT-X DSP is 142275 (um2), the dynamic power consumption is 28.6863 (MW), and the highest frequency is 1 GHz.
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP332

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本文編號：2107693