本文選題：改進型Booth算法 + 大數(shù)乘法器　； 參考：《廣西民族大學》2017年碩士論文

【摘要】：隨著互聯(lián)網(wǎng)技術(shù)不斷發(fā)展,對Internet系統(tǒng)的攻擊已經(jīng)變得越來越復雜,而發(fā)動攻擊所需要的技能與知識卻下降了,攻擊變得更自動化且所造成的破壞性也更大,信息安全問題日益突出。密碼技術(shù)是保證信息安全的重要的核心技術(shù)。公鑰密碼技術(shù)得到了廣泛應(yīng)用,公鑰密碼所涉及的非對稱的RSA算法成為研究的一個熱點。加/解密的核心運算是對大數(shù)乘法器反復調(diào)用,它是運算最耗時且最關(guān)鍵的運算單元,其運行參數(shù)制約著加/解密芯片的主要性能指標,因此研究并設(shè)計低時延、并行、高效的乘法器對密碼芯片設(shè)計的高效實現(xiàn)具有重大的現(xiàn)實意義。本文主要對Booth算法進行改進,對改進算法的乘法器進行n位擴展與FPGA設(shè)計實現(xiàn),并對其進行軟硬件正確性仿真驗證。乘法器的實現(xiàn)基礎(chǔ)是移位、編碼、累加運算、位寬擴展等設(shè)計。因此,本文首先研究了常見各類加法器、Booth算法乘法器的設(shè)計方法、4-2壓縮器原理及實現(xiàn)、乘法器結(jié)構(gòu)研究及設(shè)計等。在Booth乘法器研究的基礎(chǔ)上進行了一系列深入的研究,首先,基于Booth算法的基礎(chǔ)上,提出了一種基于FPGA的創(chuàng)新型Booth算法,簡化了Booth編碼復雜性,減少了加法次數(shù),僅需做一次加法運算,提高了運算速度;其次,在8位乘法器實現(xiàn)的基礎(chǔ)上,進行位寬可擴展性設(shè)計,并提出了一種可擴展性的大數(shù)乘法器,并實現(xiàn)64位大數(shù)乘法器設(shè)計,可以應(yīng)用于Montgomery算法的模乘、模冪調(diào)用的核心運算模塊。提高了密碼運算的速度,簡化了設(shè)計方法。最后,對本文研究實現(xiàn)的內(nèi)容與提出的創(chuàng)新的設(shè)計方法進行了軟硬件仿真實驗驗證,在關(guān)鍵路徑時延與消耗硬件資源方面進行了對比分析,并給出了對本文研究設(shè)計的總結(jié)與展望。
[Abstract]:With the development of Internet technology, attacks on Internet systems have become more and more complex, while the skills and knowledge required to launch attacks have declined, and attacks have become more automated and more destructive. The problem of information security is increasingly prominent. Cryptography is an important core technology to ensure information security. Public key cryptography technology has been widely used, the asymmetric RSA algorithm involved in public key cryptography has become a hot topic. The core operation of encryption / decryption is to call the multiplier of large numbers repeatedly. It is the most time consuming and key operation unit, and its operation parameters restrict the main performance index of encryption / decryption chip, so we study and design low delay and parallel. Efficient multiplier is of great practical significance to the efficient implementation of cipher chip design. In this paper, the Booth algorithm is improved, the multiplier of the improved algorithm is extended by n-bit and FPGA is designed and implemented, and the correctness of the multiplier is verified by software and hardware simulation. Multiplier implementation is based on shift, coding, cumulative operation, bit width expansion and other design. Therefore, this paper first studies the design method of the common adder, the principle and implementation of the 4-2 compressor, and the structure and design of the multiplier, etc. Based on the research of Booth multiplier, a series of deep research is carried out. Firstly, based on the Booth algorithm, an innovative Booth algorithm based on FPGA is proposed, which simplifies the complexity of Booth coding and reduces the number of additions. Only one addition operation is needed to improve the operation speed. Secondly, on the basis of the implementation of 8-bit multiplier, the bit width extensibility is designed, and a scalable large multiplier is proposed, and the design of 64-bit multiplier is realized. Can be applied to the Montgomery algorithm modular multiplication, modular power call the core operation module. It improves the speed of cryptographic operation and simplifies the design method. Finally, the contents of this paper and the innovative design methods are verified by software and hardware simulation experiments, and the critical path delay and the consumption of hardware resources are compared and analyzed. The summary and prospect of the research and design of this paper are also given.
【學位授予單位】：廣西民族大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP332.22

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本文編號：1888604