本文選題：高速串行協(xié)議 + JESDB　； 參考：《電子技術應用》2017年06期

【摘要】：針對傳統(tǒng)ADC/DAC應用中采樣數(shù)據(jù)并行傳輸存在線間串擾大、同步難等問題,設計了一種基于高速串行協(xié)議——JESD204B的數(shù)據(jù)收發(fā)接口。以Xilinx公司V7系列FPGA為核心控制單元設計電路,在單通道傳輸速率為6 Gb/s的條件下完成數(shù)據(jù)收發(fā)測試,驗證了傳輸過程中數(shù)據(jù)的同步性、準確性及整體方案的可行性。設計結果表明,這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題,還降低了制板設計時PCB布線的復雜程度、減少了板層數(shù)量、節(jié)約了成本。
[Abstract]:Aiming at the problems of large crosstalk between lines and difficult synchronization in parallel transmission of sampled data in traditional ADC/DAC applications, a data transceiver interface based on high speed serial protocol, JESD204B, is designed. Taking V7 series FPGA of Xilinx Company as the core control unit, the circuit is designed and tested under the condition of single channel transmission rate of 6 Gb/s, which verifies the synchronicity, accuracy and feasibility of the whole scheme in the process of data transmission. The design results show that the serial transmission not only solves many problems brought about by parallel transmission, but also reduces the complexity of PCB routing, reduces the number of board layers and saves the cost.
【作者單位】： 中國科學院電子學研究所;中國科學院大學電子電氣與通信工程學院;
【分類號】：TN791;TP334.7

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本文編號：1870669