本文選題：浮點(diǎn)融合乘加 + 迭代運(yùn)算�。� 參考：《國(guó)防科學(xué)技術(shù)大學(xué)》2012年碩士論文

【摘要】：在新一代面向應(yīng)用的多核微處理器的設(shè)計(jì)中，設(shè)計(jì)者引入可以顯著提高浮點(diǎn)運(yùn)算性能的融合乘加部件（Fused Multiply-Add，F(xiàn)MA）。與浮點(diǎn)乘法、浮點(diǎn)加法獨(dú)立執(zhí)行所不同，融合乘加部件在執(zhí)行過程中只有一次舍入操作，降低了運(yùn)算結(jié)果的誤差。但是，迭代運(yùn)算的誤差隨著運(yùn)算次數(shù)的增加而顯著增大，從而嚴(yán)重影響運(yùn)算結(jié)果的可靠程度。本文在分析傳統(tǒng)融合乘加結(jié)構(gòu)（T-FMA）的基礎(chǔ)上研究改進(jìn)的降低迭代運(yùn)算誤差的FMA結(jié)構(gòu)（IM-FMA）。 本文所取得的主要研究成果包括以下幾個(gè)方面： 1、研究了當(dāng)前FMA的常見算法和結(jié)構(gòu)以及在大規(guī)模數(shù)值計(jì)算中運(yùn)算誤差所造成的影響，分析了浮點(diǎn)數(shù)據(jù)系統(tǒng)的分布特點(diǎn)——規(guī)格化數(shù)據(jù)的唯一性和有限區(qū)間內(nèi)的均勻性、計(jì)算推導(dǎo)出了不同數(shù)據(jù)格式在對(duì)數(shù)分布下的MRRE和ARRE，綜述了IEEE754-2008標(biāo)準(zhǔn)所規(guī)定的二進(jìn)制數(shù)據(jù)格式、異常處理以及誤差分析的基礎(chǔ)知識(shí)。 2、建立了適用于浮點(diǎn)迭代運(yùn)算誤差分析的數(shù)學(xué)模型，分析推導(dǎo)了FMA部件在執(zhí)行迭代運(yùn)算過程中產(chǎn)生誤差的決定因素——運(yùn)算次數(shù)n和舍入單元u。在運(yùn)算次數(shù)相同的情況下，舍入單元越小迭代運(yùn)算的誤差越小，所以降低迭代運(yùn)算誤差的根本方法在于降低舍入單元。 3、提出了一種降低迭代運(yùn)算誤差的FMA結(jié)構(gòu)（IM-FMA）。本文摒棄了以往在執(zhí)行單次運(yùn)算和迭代運(yùn)算過程中都只保留有限位寬（53位）尾數(shù)的做法，增加了從規(guī)格化移位操作之后、舍入操作之前的中間結(jié)果（106位）到加數(shù)的反饋通路，并通過特定的選擇模塊來區(qū)別參與單次運(yùn)算模式和迭代運(yùn)算模式的加數(shù)來源。同時(shí)，研究了IM-FMA結(jié)構(gòu)中關(guān)鍵子模塊——乘法模塊、加數(shù)對(duì)階移位和前導(dǎo)零預(yù)測(cè)所采用的算法、結(jié)構(gòu)和邏輯電路實(shí)現(xiàn)方法。 4、驗(yàn)證測(cè)試了所實(shí)現(xiàn)的T-FMA和IM-FMA，然后執(zhí)行兩個(gè)迭代測(cè)試序列分別得到T-FMA和IM-FMA的運(yùn)算結(jié)果。在測(cè)試序列1下T-FMA運(yùn)算結(jié)果的絕對(duì)誤差為252100、相對(duì)誤差為1.1102E-14，，IM-FMA運(yùn)算結(jié)果的絕對(duì)誤差為0、相對(duì)誤差也為0；在測(cè)試序列2下T-FMA的絕對(duì)誤差為(2521)100、相對(duì)誤差為1.1102E-14，IM-FMA的絕對(duì)誤差為100、相對(duì)誤差為2.4652E-30，所以IM-FMA與T-FMA相比在降低迭代運(yùn)算誤差方面是有效的。
[Abstract]:In the design of a new generation of application-oriented multi-core microprocessors, the designer introduces the fused multiplicative addition component (Fused Multiply-Add-FMAA), which can significantly improve the performance of floating-point computing. Unlike floating-point multiplication, floating-point addition performs independently, the fused multiplicative unit rounding only once in the execution process, thus reducing the error of the result. However, the error of iterative operation increases significantly with the increase of the number of operations, which seriously affects the reliability of the results. In this paper, based on the analysis of the traditional fusion multiplication and addition structure (T-FMA), an improved FMA structure to reduce the error of iterative operation is studied. The main research results of this paper include the following aspects: 1. The common algorithms and structures of FMA and the influence of operational errors in large-scale numerical computation are studied, and the distribution characteristics of floating point data system are analyzed, such as the uniqueness of normalized data and the uniformity in finite interval. The MRRE and ARREs of different data formats under logarithmic distribution are derived, and the basic knowledge of binary data format, exception handling and error analysis in IEEE754-2008 standard is summarized. 2. A mathematical model for the error analysis of floating-point iterative operation is established, and the determinants of errors in the iterative operation of FMA are analyzed and deduced, which are the number of operations n and the rounding unit u. In the case of the same number of operations, the smaller the rounding unit, the smaller the error of iterative operation, so the fundamental method to reduce the error of iterative operation is to reduce the rounding unit. 3. A FMA structure to reduce the error of iterative operation is proposed. In this paper, we abandon the practice of retaining only the finite bit width of 53 bits) Mantissa in the process of single operation and iterative operation, and increase the feedback path from the intermediate result of 106 bits rounding before the operation after the normalized shift operation to the addition. The addition sources of single operation mode and iterative operation mode are distinguished by specific selection modules. At the same time, the algorithm, structure and realization method of logic circuit are studied for the key sub-module of IM-FMA, multiplication module, addition pair shift and leading zero prediction. 4. The implemented T-FMA and IM-FMA are verified and tested, and then two iterative test sequences are executed to get the results of T-FMA and IM-FMA. Under test sequence 1, the absolute error of T-FMA operation is 252100, the relative error is 1.1102E-14 IM-FMA, the relative error is 0, and the absolute error of T-FMA under test sequence 2 is 2521 100, the relative error is 1.1102E-14IM-FMA, the absolute error is 1.1102E-14IM-FMA. The relative error is 2.4652E-30, so IM-FMA is effective in reducing iterative error compared with T-FMA.
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2012
【分類號(hào)】：TP332

【共引文獻(xiàn)】

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