本文選題：FPGA原型驗(yàn)證 + FPGA分片��； 參考：《計算機(jī)研究與發(fā)展》2014年06期

【摘要】：高性能處理器設(shè)計日趨復(fù)雜,為了縮短驗(yàn)證周期,降低研制風(fēng)險通常需要在流片之前進(jìn)行基于現(xiàn)場可編程門陣列(field programmable gate-array,FPGA)原型驗(yàn)證平臺的軟硬件協(xié)同驗(yàn)證.隨著處理器多核化的發(fā)展,FPGA原型驗(yàn)證平臺的實(shí)現(xiàn)變得越來越具有挑戰(zhàn)性.介紹了一款高性能多核微處理器FPGA驗(yàn)證平臺的設(shè)計與實(shí)現(xiàn)方法,詳細(xì)闡述了該FPGA驗(yàn)證平臺采用的母板/子板總體架構(gòu)、分片策略、時分復(fù)用實(shí)現(xiàn)技術(shù)及I/O接口實(shí)現(xiàn)方法.該平臺具有良好的可擴(kuò)展性,能夠方便靈活地實(shí)現(xiàn)目標(biāo)芯片在各種規(guī)模和配置下的FPGA驗(yàn)證,用于在流片前對目標(biāo)芯片進(jìn)行功能正確性驗(yàn)證和性能評估.經(jīng)過該FPGA平臺驗(yàn)證的目標(biāo)芯片,首次流片返回的芯片能成功運(yùn)行操作系統(tǒng)和各種應(yīng)用程序,實(shí)現(xiàn)了一次流片成功的目標(biāo).最后對該FPGA驗(yàn)證平臺的應(yīng)用前景進(jìn)行了分析總結(jié).
[Abstract]:The design of high performance processors is becoming more and more complex. In order to shorten the verification period and reduce the development risk, the hardware and software co-verification based on the field programmable gate-array FPGA prototype verification platform is usually needed before the flow sheet. With the development of processor multicore, the implementation of FPGA prototype verification platform becomes more and more challenging. This paper introduces the design and implementation of a high performance multi-core microprocessor FPGA verification platform. The master board / sub-board architecture, slicing strategy, time division multiplexing (TDM) and I / O interface implementation of the FPGA verification platform are described in detail. The platform has good expansibility and can easily and flexibly implement the FPGA verification of the target chip under various scales and configurations. It can be used to verify the functional correctness and evaluate the performance of the target chip before streaming chip. The target chip verified by the FPGA platform, the chip returned for the first time can run the operating system and all kinds of applications successfully, and achieve the goal of a single stream chip successfully. Finally, the application prospect of the FPGA verification platform is analyzed and summarized.
【作者單位】： 上海高性能集成電路設(shè)計中心;
【基金】：“核高基”國家科技重大專項(xiàng)基金項(xiàng)目(2009ZX01028-002-001)
【分類號】：TP332

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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本文編號：1836717