本文選題：高速數(shù)據(jù)收發(fā) + 乒乓雙緩沖　； 參考：《電子器件》2015年03期

【摘要】：在高速數(shù)據(jù)收發(fā)系統(tǒng)設(shè)計(jì)中,首先需要解決的問題是實(shí)時(shí)數(shù)據(jù)的高速緩存,然而FPGA內(nèi)部有限的存儲(chǔ)資源無法滿足海量數(shù)據(jù)緩存的要求。為了解決系統(tǒng)中海量數(shù)據(jù)的緩存問題,系統(tǒng)創(chuàng)新提出了一種基于DDR2 SDRAM的乒乓雙緩沖設(shè)計(jì)方案。方案設(shè)計(jì)了兩路基于DDR2 SDRAM的大容量異步FIFO,通過FPGA內(nèi)部選擇邏輯實(shí)現(xiàn)兩條通路間的乒乓操作,從而實(shí)現(xiàn)數(shù)據(jù)的高速緩存。實(shí)驗(yàn)結(jié)果表明,基于DDR2 SDRAM的數(shù)據(jù)收發(fā)系統(tǒng)實(shí)現(xiàn)了每路512 Mbit的緩存空間和200 MHz的總線速率,解決了海量數(shù)據(jù)的高速緩存問題。
[Abstract]:In the design of high-speed data transceiver system, the first problem to be solved is the cache of real-time data. However, the limited storage resources in FPGA can not meet the requirements of mass data cache. In order to solve the problem of mass data cache in the system, a ping-pong double buffer design scheme based on DDR2 SDRAM is proposed. Two large capacity asynchronous FIFOs based on DDR2 SDRAM are designed, and the ping-pong operation between the two paths is realized through the internal selection logic of FPGA, thus the cache of data is realized. The experimental results show that the data transceiver system based on DDR2 SDRAM realizes the buffer space of 512 Mbit per channel and the bus rate of 200 MHz, and solves the problem of mass data cache.
【作者單位】： 北京工業(yè)大學(xué)電控學(xué)院;
【分類號(hào)】：TP333;TP274.2

【參考文獻(xiàn)】

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