本文選題：SIMD + 乘法　； 參考：《微電子學(xué)與計(jì)算機(jī)》2014年03期

【摘要】：描述了一種新型的高性能高能效SIMD乘法陣列的結(jié)構(gòu).該乘法陣列支持同時(shí)執(zhí)行1個(gè)64位乘法,4個(gè)32位乘法或16個(gè)16位有符號(hào)/無(wú)符號(hào)乘法.通過(guò)修改乘法算法實(shí)現(xiàn)結(jié)構(gòu),提高了乘加單元的面積復(fù)用度,在較小的面積和性能開(kāi)銷(xiāo)下實(shí)現(xiàn)了上述功能.并引入了"溢出補(bǔ)償技術(shù)"解決了復(fù)數(shù)矩陣乘法運(yùn)算的判溢出問(wèn)題.通過(guò)犧牲非關(guān)鍵路徑上短位寬乘法性能,提高關(guān)鍵路徑上高位寬乘法性能.所述結(jié)構(gòu)與文獻(xiàn)[1]中乘法簇結(jié)構(gòu)相比,64位乘法延時(shí)減少3.65%,面積降低3.92%,功耗提高5.71%.
[Abstract]:The structure of a novel high performance and high energy efficiency SIMD multiplication array is described. The array supports 1 64 bit multiplication, 4 32 bit multiplication or 16 16 bit signed / unsigned multiplication. By modifying the structure of the multiplication algorithm, the area reuse degree of the multiplication and addition unit is improved, and the above functions are realized with small area and performance overhead. The spillover compensation technique is introduced to solve the problem of decision spillover of complex matrix multiplication. By sacrificing the performance of short bit width multiplication on non-critical path, the performance of high bit width multiplication on critical path is improved. Compared with the multiplicative cluster structure in reference [1], the proposed structure reduces the delay of 64-bit multiplication by 3.65, reduces the area by 3.92and increases the power consumption by 5.71.
【作者單位】： 國(guó)防科技大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國(guó)家自然科學(xué)基金項(xiàng)目“多核多線程DSP適應(yīng)性存儲(chǔ)結(jié)構(gòu)研究”(61070036)
【分類(lèi)號(hào)】：TP332.22

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