本文選題：高性能 + BWDSP處理器�。� 參考：《合肥工業(yè)大學(xué)》2013年博士論文

【摘要】：信號處理技術(shù)被廣泛應(yīng)用于雷達(dá)、電子對抗、通信、聲納、語音視頻等領(lǐng)域。隨著這些領(lǐng)域各種器件和技術(shù)的進(jìn)一步發(fā)展，市場對密集型數(shù)字信號處理的運算精度和速度提出了更高的要求。當(dāng)前，用于數(shù)字信號處理的器件有專用ASIC器件、通用可編程邏輯（FPGA）器件和通用DSP處理器。其中，專用ASIC器件由于其靈活性方面的局限，已無法滿足市場和應(yīng)用的需求。此種情況下，利用通用可編程邏輯器件（FPGA）和通用DSP處理器構(gòu)建的數(shù)字信號處理通用平臺技術(shù)則隨著集成電路技術(shù)、計算機(jī)技術(shù)和工藝水平的快速發(fā)展日趨成熟。 近年來，伴隨密集型數(shù)字信號處理技術(shù)本身的發(fā)展以及現(xiàn)代電子系統(tǒng)功能模式的繁多復(fù)雜，市場對以數(shù)字信號處理器件為核心的數(shù)字信號處理系統(tǒng)提出了新的要求，如具有處理矢量信號、寬頻帶（信號處理帶寬不斷加大）信號的能力，具有大動態(tài)范圍的增益和頻帶實時可變等。技術(shù)上是否采用高性能數(shù)字信號處理器已成為提高整個數(shù)字信號處理系統(tǒng)性能和可靠性的重要措施。通用DSP處理器具有動態(tài)范圍大，精度高、可通過編程方式來實現(xiàn)特定算法的優(yōu)勢。近25年來，盡管DSP處理器得到了快速發(fā)展，但目前國內(nèi)所使用DSP芯片主要從國外進(jìn)口，這勢必給我國的國家安全和信息產(chǎn)業(yè)帶來不利的影響。因此，如何自主研制DSP處理器芯片成為我國數(shù)字信號處理技術(shù)發(fā)展亟待解決的問題。 為改變DSP芯片對國外產(chǎn)品技術(shù)的依賴，同時為滿足國內(nèi)市場的巨大需求，近年來中國電子科技集團(tuán)第38研究所對高性能DSP處理器進(jìn)行了專項研究，并成功研制出魂芯一號（BWDSP100處理器）芯片。高速緩存器（Cache）能有效解決DSP處理器內(nèi)核運算速度與存儲器訪存速度不匹配問題，從而有效地提高DSP處理器運算能力。隨著DSP處理器的功能日益強(qiáng)大，軟件程序的復(fù)雜程度也在不斷增大，軟件的代碼量迅速增加，同時DSP處理器需要強(qiáng)大編譯器支持來實現(xiàn)各種應(yīng)用程序，如循環(huán)展開優(yōu)化編譯器性能造成指令代碼膨脹，采用無損數(shù)據(jù)壓縮技術(shù)對經(jīng)過編譯、匯編后生成二進(jìn)制機(jī)器指令代碼進(jìn)行壓縮，減少指令代碼存儲空間大小，這樣在DSP處理器存儲空間有限條件下可以存儲更多指令程序代碼，同時增加Cache命中率，提高BWDSP處理器整體性能。指令Cache設(shè)計和壓縮指令代碼大小成為BWDSP處理器設(shè)計需要考慮的問題。本文結(jié)合中國電子科技集團(tuán)第38研究所自主研制的高性能BWDSP處理器，從指令Cache設(shè)計、指令代碼壓縮方面展開研究工作。 1）IC工藝發(fā)展28nm，高性能BWDSP處理器將取代國外DSP處理器產(chǎn)品。指令Cache性能是影響B(tài)WDSP處理器性能的主要因素之一，Cache替換算法是影響Cache性能的主要因素。本文提出4路PLRU的Cache替換算法。PLRU(Pseudo-LRU)替換算法是在指令Cache增加一個8bitlru[7:0]的矢量，，當(dāng)Cache命中某路更新lru[7:0]上的值；當(dāng)Cache缺失時，根據(jù)lru[7:0]值來確定替換哪Cache塊并且更新lru[7:0]的值。通過BWDSP模擬器對PLRU替換算法、指令Cache容量大小、Cache塊大小、組相聯(lián)映射進(jìn)行仿真實驗，最終得出指令Cache一組最優(yōu)參數(shù)。 2）高性能BWDSP處理器指令代碼壓縮。研究高性能BWDSP處理器以跳轉(zhuǎn)塊為代碼壓縮單元，利用LZW字典壓縮和改進(jìn)LZW字典壓縮對指令代碼經(jīng)編譯器和匯編器后生成二進(jìn)制機(jī)器代碼進(jìn)行壓縮，壓縮的代碼存儲在指令存儲器中，在指令存儲器與指令Cache之間有譯碼單元。該方法不需要改變高性能BWDSP處理器的編譯器、匯編器和BWDSP處理器內(nèi)核流水線的級數(shù)。當(dāng)指令Cache缺失時，譯碼單元對指令存儲器存儲的壓縮代碼進(jìn)行解壓。指令代碼的跳轉(zhuǎn)塊首地址為行地址映射表（LAT）中一項的基地址，指令跳轉(zhuǎn)塊的指令地址就為LAT基地址加偏移地址得到。利用LAT來表示壓縮前代碼的地址和壓縮后代碼的地址對應(yīng)關(guān)系，這樣就能保證高性能BWDSP處理器的內(nèi)核能夠隨機(jī)訪問指令代碼。在高性能BWDSP處理器指令代碼壓縮模擬器進(jìn)行仿真，仿真結(jié)果表明代碼壓縮率在60%和55%左右。 3）基于執(zhí)行宏和指令域的代碼壓縮方法。研究指令域的代碼壓縮方法。該方法分為符號生成、符號建模和符號編碼三個步驟。一條指令生成幾個符號以及符號模型的建立對代碼壓縮率起著重要作用。本文以指令位置、指令類型和執(zhí)行宏高階模型來充分挖掘不同類型指令域內(nèi)部符號之間的相關(guān)性。將執(zhí)行宏模型和位置模型組合執(zhí)行宏-位置混合模型，并用Huffman編碼實現(xiàn)代碼壓縮。以高性能BWDSP處理器指令集，在高性能BWDSP處理器開發(fā)平臺驗證用Huffman編碼對執(zhí)行宏-位置混合模型生成符號的進(jìn)行代碼壓縮，并得到50%左右的壓縮率。 4）為了保證高性能BWDSP處理器指令Cache設(shè)計的功能完備性，提出對高性能BWDSP處理器指令Cache功能驗證。利用功能覆蓋率對指令Cache設(shè)計的全部功能的描述轉(zhuǎn)換。軟件仿真器模型和RTL模型構(gòu)建指令Cache功能驗證測試平臺。針對指令Cache中訪存指令得出測試要求。最后得出覆蓋率報告結(jié)果表明功能覆蓋率達(dá)到100%。
[Abstract]:The signal processing technology is widely used in the fields of radar , electronic countermeasure , communication , sonar , voice and video . With the further development of various devices and technologies in these fields , the market has higher requirements for the operation precision and speed of intensive digital signal processing .

In recent years , with the development of intensive digital signal processing technology itself and the complexity of modern electronic system function model , the market has proposed new requirements for digital signal processing system with digital signal processor as its core .

In order to change the dependence of DSP chip on foreign product technology , in order to meet the huge demand of domestic market , in recent years , China ' s electronics and technology group has made a special research on high - performance DSP processor and has successfully developed the core - 1 ( BWDSP100 processor ) chip .

The performance of instruction cache is one of the main factors that affect the performance of BWDSP processor . Cache replacement algorithm is one of the main factors that affect the performance of the cache . In this paper , a 4 - way PLRU cache replacement algorithm is proposed .
When the cache is missing , determine which cache block is replaced and update the value of lru cache 7 : 0 according to the value of lru cache 7 : 0 . Through the BWDSP simulator , the PLRU replacement algorithm , the instruction cache capacity size , the Cache block size and the group associative mapping are simulated experiments , and finally , a set of optimal parameters of the instruction cache is obtained .

The invention discloses a high - performance BWDSP processor instruction code compression , which comprises the following steps :

3 ) Code compression method based on execution macro and instruction field . The method is divided into three steps : symbol generation , symbol modeling and symbol coding .

4 ) In order to guarantee the function completeness of instruction cache design of high - performance BWDSP processor , the instruction cache function verification of high - performance BWDSP processor is put forward . The function coverage is used to describe all functions of instruction cache design . The software simulator model and RTL model are used to build instruction cache function verification testing platform .

【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2013
【分類號】：TP332

【參考文獻(xiàn)】

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1 陳書明;李振濤;萬江華;胡定磊;郭陽;汪東;扈嘯;孫書為;;“銀河飛騰”高性能數(shù)字信號處理器研究進(jìn)展[J];計算機(jī)研究與發(fā)展;2006年06期

2 李明，唐志敏;一種新的Cache優(yōu)化方法──部分Cache局部性方法[J];計算機(jī)學(xué)報;1997年01期

3 夏軍,楊學(xué)軍,曾麗芳,周海芳;基于投影分層技術(shù)的嵌套循環(huán)空間局部性優(yōu)化方法[J];計算機(jī)學(xué)報;2003年05期

4 陳文智;姜振宇;吳帆;;基于MIPS體系的擴(kuò)展指令融合技術(shù)[J];計算機(jī)學(xué)報;2008年11期

本文編號：1759956