本文選題：Booth算法　切入點：Wallace樹　出處：《微電子學與計算機》2014年03期

【摘要】：為了減少乘法指令在保留站中的等待時間,設計了一款32位流水線型乘法器,該乘法器將應用于作者設計的一款超標量處理器中.該乘法器應用了改進型的booth編碼算法,對部分積生成電路進行了優(yōu)化,并采用了4-2壓縮器與3-2壓縮器相結合的Wallace樹型結構對部分積進行壓縮,最后再根據(jù)各級的延遲,在電路中插入了流水線寄存器,使其運算速度得到了提高.該乘法器使用GSMC 0.18μm工藝進行綜合.經過仿真驗證,該乘法器大大減少了在保留站中等待執(zhí)行的乘法指令的完成時間,使每個時鐘周期都有一條新的乘法指令被發(fā)送至乘法器進行運算.
[Abstract]:In order to reduce the waiting time of multiplication instruction in reserved station, a 32-bit pipeline multiplier is designed, which will be applied to a superscalar processor designed by the author. The multiplier uses an improved booth coding algorithm. The partial product generation circuit is optimized, and the Wallace tree structure of 4-2 compressor and 3-2 compressor is used to compress the partial product. Finally, pipeline register is inserted into the circuit according to the delay at all levels. The multiplier is synthesized by GSMC 0.18 渭 m process. The simulation results show that the multiplier greatly reduces the completion time of the multiplication instructions waiting to be executed in the reserved station. Make each clock cycle have a new multiplication instruction sent to the multiplier for operation.
【作者單位】： 同濟大學電子科學與技術系;
【分類號】：TP332.22

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：1693277