本文選題：嵌入式微處理器　切入點：位乘法器　出處：《電子技術(shù)應用》2014年12期

【摘要】：針對當前采用ARMv4指令集的嵌入式微處理器使用馮·諾依曼結(jié)構(gòu),數(shù)據(jù)和指令共用一條總線導致數(shù)據(jù)吞吐量降低的問題,設計了一款新架構(gòu)微處理器。首先,采用哈佛結(jié)構(gòu)獨立的數(shù)據(jù)總線和指令總線,數(shù)據(jù)帶寬提升一倍;其次,采用單周期32位乘法器,其計算速度是目前嵌入式乘法器計算速度的2倍;此外,利用資源共享,一個乘加器完成6種不同乘法和乘加指令,一個邏輯左移寄存器完成邏輯左移、邏輯右移、算術(shù)右移、循環(huán)右移4種功能。整個工程在Altera EP4CE30 FPGA芯片上進行物理驗證。實驗結(jié)果表明,通過改進,設計的嵌入式微處理器性能有所提升。
[Abstract]:Aiming at the problem that the embedded microprocessor with ARMv4 instruction set uses von Neumann structure and the data and instruction share one bus to reduce the data throughput, a new microprocessor architecture is designed.Firstly, the data bandwidth is doubled by using the Harvard independent data bus and instruction bus. Secondly, the single-period 32-bit multiplier is used to calculate twice the speed of the embedded multiplier.One multiplier performs six different multiplication and multiplication instructions, one logical left shift register performs logical left shift, logical right shift, arithmetic right shift and loop right shift.The whole project is physically verified on Altera EP4CE30 FPGA chip.The experimental results show that the performance of the embedded microprocessor is improved.
【作者單位】： 暨南大學信息科學技術(shù)學院;
【基金】：廣東省工程技術(shù)研究中心項目(2012gczx A003)
【分類號】：TP332

【參考文獻】

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【共引文獻】

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本文編號：1692987