本文選題：XDNP　切入點：DDR控制器　出處：《西安電子科技大學(xué)》2013年碩士論文

【摘要】：隨著網(wǎng)絡(luò)帶寬和數(shù)據(jù)流量的急劇增長，這使得對路由器帶寬和處理速度要求越來越高，基于通用處理器和專用集成電路的傳統(tǒng)路由器已經(jīng)不能滿足這一要求。為此，，人們提出了基于MPSoC(片上多核系統(tǒng))體系的網(wǎng)絡(luò)處理器。它是一種可編程處理器，通過集成多個處理器以及采用硬件多線程技術(shù)，具有高效的并行處理功能和靈活的編程能力；同時采用共享存儲器的方式，采用片外DRAM存儲大容量數(shù)據(jù)。所以，DRAM的帶寬和訪問延遲是決定網(wǎng)絡(luò)處理器能否進行高速存儲數(shù)據(jù)的關(guān)鍵，如何設(shè)計并實現(xiàn)高性能的DRAM控制器就顯得尤為重要。 本文以XDNP網(wǎng)絡(luò)處理器為背景，以DDR作為片外DRAM，研究并設(shè)計出XDNP的多核共享DDR存儲控制器。首先根據(jù)DDR控制器在XDNP中的功能，給出DDR控制器的設(shè)計要求，基于該要求對DDR控制器的整體結(jié)構(gòu)進行設(shè)計，對功能模塊進行劃分及各個功能模塊進行詳細(xì)的論述，并對初始化狀態(tài)和讀寫狀態(tài)機的設(shè)計進行說明；然后針對該DDR控制器的結(jié)構(gòu)進行分析，結(jié)果表明DDR控制器存在性能瓶頸。為了解決這個瓶頸，必須采取相應(yīng)的優(yōu)化策略對DDR控制器的性能進行優(yōu)化。接著結(jié)合XDNP中DDR控制器本身的特點以及現(xiàn)有的DDR控制器優(yōu)化技術(shù)，采用了基于指令預(yù)取、基于open page以及基于bank interleaving這三個優(yōu)化策略。根據(jù)這三個優(yōu)化策略，對DDR控制器的結(jié)構(gòu)進行改進和模塊的劃分，并對新增模塊進行論述。最后就DDR控制器的讀寫狀態(tài)機的設(shè)計進行改進。 本文采用Verilog語言完成了DDR控制器各個功能模塊的RTL級設(shè)計，并完成了控制器的功能驗證和性能分析。驗證的結(jié)果證明了DDR控制器功能的正確性，同時對優(yōu)化前后的DDR控制器連續(xù)執(zhí)行多條指令時間和運行30ms的數(shù)據(jù)量進行了統(tǒng)計和對比，對比的結(jié)果表明優(yōu)化后的DDR控制器性能有了較為明顯的提高。
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【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP332

【參考文獻(xiàn)】

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1 姜文剛;汪東艷;劉欣然;;網(wǎng)絡(luò)處理器的發(fā)展及應(yīng)用[J];重慶郵電學(xué)院學(xué)報(自然科學(xué)版);2006年S1期

2 彭來獻(xiàn),田暢,鄭少仁;網(wǎng)絡(luò)處理器設(shè)計分析及其應(yīng)用前景[J];電信科學(xué);2001年01期

3 周丹丹,張云峰;網(wǎng)絡(luò)處理器及其發(fā)展[J];光電技術(shù)應(yīng)用;2004年05期

4 程曉東,鄭為民,唐志敏;基于DDR SDRAM控制器時序分析的模型[J];計算機工程;2005年17期

5 陳金蘭,曹慶華,姚淑珍;網(wǎng)絡(luò)處理器體系結(jié)構(gòu)分析[J];計算機工程與設(shè)計;2004年11期

6 劉瑰 ,朱鴻宇;通用DDR SDRAM控制器的設(shè)計[J];微型機與應(yīng)用;2004年08期

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1 安愛女;多核共享的高效存儲控制模塊研究與設(shè)計[D];西安電子科技大學(xué);2011年

本文編號：1657743