本文選題：萬(wàn)億次　切入點(diǎn)：數(shù)據(jù)存儲(chǔ)層次　出處：《國(guó)防科學(xué)技術(shù)大學(xué)》2012年博士論文

【摘要】：隨著各種通信標(biāo)準(zhǔn)和編碼算法的不斷演進(jìn)，高性能嵌入式應(yīng)用對(duì)處理器的性能和能耗提出了越來(lái)越高的需求，萬(wàn)億次量級(jí)嵌入式應(yīng)用開(kāi)始涌現(xiàn)，超大規(guī)模集成電路（VLSI）技術(shù)的飛速發(fā)展也為構(gòu)建滿足這種需求的高能效嵌入式處理器提供了可能。然而，將VLSI潛能變成滿足萬(wàn)億次量級(jí)嵌入式應(yīng)用需求的實(shí)際計(jì)算能力仍然是一項(xiàng)極具挑戰(zhàn)性的工作。傳統(tǒng)的嵌入式處理器采用簡(jiǎn)單的處理器結(jié)構(gòu)，可以獲得很低的功耗，但是性能遠(yuǎn)不能滿足未來(lái)嵌入式應(yīng)用的需求。而以GPU、MIC為代表的高性能微處理器，采用眾核結(jié)構(gòu)在單個(gè)芯片上集成了數(shù)十億支晶體管，雖然可以提供很高的性能，但是由于使用傳統(tǒng)的超標(biāo)量、同時(shí)多線程等技術(shù)，消耗了大量的功耗，遠(yuǎn)不能滿足未來(lái)嵌入式應(yīng)用的能耗需求�；谝陨媳尘埃髡哌x擇了“面向萬(wàn)億次量級(jí)嵌入式計(jì)算的體系結(jié)構(gòu)關(guān)鍵技術(shù)研究”作為論文課題。 本文深入研究了各種能耗有效的體系結(jié)構(gòu)技術(shù)，研究?jī)?nèi)容涉及新型數(shù)據(jù)存儲(chǔ)層次設(shè)計(jì)、全分布式VLIW的功能單元互連設(shè)計(jì)、超低功耗的處理器核設(shè)計(jì)、基于流模板的可重構(gòu)計(jì)算等關(guān)鍵領(lǐng)域。本文的工作和創(chuàng)新體現(xiàn)在： 1、提出了多級(jí)粒度匹配的數(shù)據(jù)存儲(chǔ)層次（MGR：Multi-level Granularity-matchedRegister Hierarchy）設(shè)計(jì)。MGR將嵌入式應(yīng)用的數(shù)據(jù)訪問(wèn)和處理過(guò)程層次化：最外層為粗粒度的流式數(shù)據(jù)訪問(wèn)，有很強(qiáng)的順序性和可預(yù)知性；中間層為塊數(shù)據(jù)訪問(wèn)模式，每次取一個(gè)塊，可預(yù)知性強(qiáng)，，塊間相關(guān)性較弱；最內(nèi)層是對(duì)塊內(nèi)數(shù)據(jù)的訪問(wèn)，較靈活，具有一定的隨機(jī)性。針對(duì)這三個(gè)層次，MGR分別用幀緩沖存儲(chǔ)器、高級(jí)寄存器文件和超小像素點(diǎn)寄存器文件去捕獲不同層的數(shù)據(jù)局域性，使得每一級(jí)存儲(chǔ)層次的設(shè)計(jì)都只需關(guān)注其本身功能的實(shí)現(xiàn)，這樣每一層的硬件實(shí)現(xiàn)都簡(jiǎn)單高效。實(shí)驗(yàn)結(jié)果顯示，相比于當(dāng)前的其它典型存儲(chǔ)層次，MGR可以獲得53%~62%的能耗降低，同時(shí)性能保持不變或只有少許降低。 2、提出了面向全分布式VLIW結(jié)構(gòu)的功能單元部分互連設(shè)計(jì)。針對(duì)全分布式VLIW結(jié)構(gòu)下功能單元全互連結(jié)構(gòu)延遲大、功耗高、可擴(kuò)展性差的問(wèn)題，提出功能單元部分互連設(shè)計(jì)。首先分析了嵌入式應(yīng)用對(duì)全互連結(jié)構(gòu)的使用情況，總結(jié)出幾種典型的通信模式；然后針對(duì)這些通信模式提出了多種部分互連結(jié)構(gòu)，建立了部分互連結(jié)構(gòu)的VLSI模型；最后深入分析了各種部分互連結(jié)構(gòu)對(duì)延遲、面積、功耗和程序性能的影響。實(shí)驗(yàn)結(jié)果顯示，相比于全互連結(jié)構(gòu)，部分互連結(jié)構(gòu)可以極大的降低硬件開(kāi)銷(xiāo)，而性能只有稍許的降低。同時(shí)，隨著VLIW規(guī)模的擴(kuò)大，部分互連將展現(xiàn)出更好的可擴(kuò)展性。 3、設(shè)計(jì)了一種超低功耗的嵌入式處理器核。由大量簡(jiǎn)單小核和少量復(fù)雜大核構(gòu)成的大規(guī)模多核并行機(jī)制成為提高嵌入式處理器能效的主流趨勢(shì)。針對(duì)簡(jiǎn)單小核，提出Smart Core處理器設(shè)計(jì)。Smart Core基于顯式并行、精確計(jì)算的設(shè)計(jì)理念，采用了VLIW并行執(zhí)行模式、多級(jí)數(shù)據(jù)存儲(chǔ)層次（流式存儲(chǔ)+層次化寄存器文件+超小寄存器文件）、非對(duì)稱(chēng)全分布式指令寄存器來(lái)分別降低指令流水線、數(shù)據(jù)供應(yīng)、指令供應(yīng)的能耗。初步的實(shí)驗(yàn)結(jié)果表明，Smart Core比傳統(tǒng)嵌入式處理器提高能效25倍，在40nm工藝下，由Smart Core構(gòu)建的眾核系統(tǒng)可以獲得單芯片1Tops以上的性能，同時(shí)保持操作能效比在100Gops/W以上。 4、提出了基于流模板的多粒度動(dòng)態(tài)可重構(gòu)處理器（MGR-SAT： AMulti-Granularity Reconfigurable DSP based on Stream Architecture Template）設(shè)計(jì)。MGR-SAT結(jié)合了流處理技術(shù)、動(dòng)態(tài)可重構(gòu)技術(shù)和基于平臺(tái)的技術(shù)，在硬件上由標(biāo)量核、流處理核及相應(yīng)外部接口組成。流處理核是一個(gè)動(dòng)態(tài)可配置單元，由粗粒度可配置單元和細(xì)粒度可配置單元組成，用于計(jì)算加速。MGR-SAT整體上以流處理的方式運(yùn)行，標(biāo)量核負(fù)責(zé)配置流處理核，并啟動(dòng)流處理核的執(zhí)行和數(shù)據(jù)傳輸。實(shí)驗(yàn)結(jié)果顯示，MGR-SAT與當(dāng)前典型的處理平臺(tái)相比，有著明顯的性能和功耗優(yōu)勢(shì)。
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【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2012
【分類(lèi)號(hào)】：TP303

【參考文獻(xiàn)】

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1 劉筱;皮亦鳴;冷傳航;;一種高分辨率合成孔徑雷達(dá)并行成像實(shí)現(xiàn)[J];信息與電子工程;2008年01期

本文編號(hào)：1656141