發(fā)布時間：2018-02-28 10:27

  本文關鍵詞： EDGE處理器 分布式 存儲指令隊列　出處：《哈爾濱工業(yè)大學》2013年碩士論文　論文類型：學位論文

【摘要】：廣泛存在的傳統(tǒng)集總式結構已經嚴重限制亂序超標量處理器的性能提升。特別是針對EDGE（Explicit Data Graph Execution）體系結構的微處理器，盡管取指單元、執(zhí)行單元、寄存器單元都采用了分布式結構，但是，存儲指令單元——Load-Store-Queue，仍然是一種集總式的設計結構。這種集總式結構擁有很差的可擴展性特點，限制了相關性檢查的處理效率，阻礙了處理器性能的提高。 本文主要通過運用M5-EDGE模擬器，針對集總式Load-Store-Queue的特征進行實現(xiàn)并加以研究分析，評估集總式Load-Store-Queue所面臨的諸多問題和缺陷。評估得出，集總式Load-Store-Queue處理效率很低，一次檢索項數較多，延時和功耗也相應較高，，并且，可擴展性差，不能一味地與指令窗口數保持對等的項數增加。同時，研究現(xiàn)代應用程序的存儲指令相關性特點，發(fā)現(xiàn)加速相關指令的執(zhí)行效率將大大提高處理器性能。 在M5-EDGE模擬器上設計實現(xiàn)分布式Load-Store-Queue結構。使得每個執(zhí)行單元都包含一個獨立的Load-Store-Queue單元。針對甚塊動態(tài)Deep映射算法，每個甚塊獨立進行甚塊內相關性檢查操作，并在流水線遞交級進行甚塊間的相關性檢查.將遞交延時和相關性檢查延時重疊以減少總延時，并且設計重取指機制以處理甚塊間違例的恢復工作。 進行分布式Load-Store-Queue性能評估。相對于集總式結構設計，分布式結構面積并無明顯增加，同時，增加相關性檢查帶寬和減少檢查延時，平均效率提高64至256倍，而且也相應的降低了相關性檢查的功耗。在綜合評估之后，分布式Load-Store-Queue的優(yōu)勢是顯而易見的，徹底摒棄了集總式Load-Store-Queue結構的缺點。雖然運行測試程序后發(fā)現(xiàn)性能有所降低，這主要是由于重取指的機制帶來的性能損害，可以通過其他機制進行優(yōu)化，而且可優(yōu)化的策略很多，在充分選擇優(yōu)化策略之后，會對EDGE體系結構微處理器性能產生很好的影響。
[Abstract]:The widespread traditional lumped architecture has severely limited the performance improvement of scrambled superscalar processors. The register unit is distributed, but the memory instruction unit, Load-Store-Queue, is still a lumped structure, which has poor extensibility and limits the processing efficiency of correlation checking. It hinders the improvement of processor performance. In this paper, we use M5-edge simulator to realize and analyze the characteristics of lumped Load-Store-Queue, and evaluate the problems and defects faced by lumped Load-Store-Queue. It is concluded that lumped Load-Store-Queue is very inefficient. The number of items in a single retrieval is more, the delay and power consumption are also higher, and the expansibility is poor, so the number of items can not be kept equal to the number of instruction windows blindly. At the same time, the characteristics of memory instruction correlation of modern application programs are studied. It is found that accelerating the execution efficiency of related instructions will greatly improve processor performance. The distributed Load-Store-Queue structure is designed and implemented on the M5-edge simulator, which makes each execution unit contain an independent Load-Store-Queue unit. For the very block dynamic Deep mapping algorithm, each very block independently performs the very block correlation checking operation. In order to reduce the total delay, we also design a refetch mechanism to deal with the recovery work between the very block violations. To evaluate the performance of distributed Load-Store-Queue. Compared with lumped structure design, the area of distributed structure does not increase significantly. At the same time, it increases the bandwidth of correlation check and reduces the check delay, and the average efficiency is increased 64 to 256 times. After comprehensive evaluation, the advantages of distributed Load-Store-Queue are obvious, and the shortcomings of lumped Load-Store-Queue structure are completely abandoned. This is mainly due to the performance damage caused by the mechanism of reindication, which can be optimized by other mechanisms, and there are many strategies that can be optimized. After the optimization strategy is fully selected, it will have a good impact on the performance of the EDGE architecture microprocessor.
【學位授予單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP333

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本文編號：1546912