本文關(guān)鍵詞：低功耗SRAM存儲單元關(guān)鍵技術(shù)研究及電路設計　出處：《安徽大學》2013年碩士論文　論文類型：學位論文

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【摘要】：隨著MOS管制造工藝的進步以及SoC系統(tǒng)的廣泛運用,包括：高速移動網(wǎng)絡通信技術(shù)、GPS全球衛(wèi)星導航技術(shù)、無線傳感技術(shù)等,對SoC系統(tǒng)的低功耗訴求越來越高,因此,作為SoC系統(tǒng)中的功耗大戶,對于存儲芯片方面的功耗需求也越來越苛刻。在各種SoC系統(tǒng)所用的存儲芯片中,SRAM由于其獨特的優(yōu)勢,占據(jù)大約70%左右的比例。同時,根據(jù)相關(guān)預測,到2014年,SoC芯片全部面積的94%將由片上存儲器所占據(jù),SRAM電路作為芯片內(nèi)嵌的存儲器,是芯片必不可少的功能部件之一,其功耗的大小會直接影響到整個SoC芯片在功耗方面的表現(xiàn)。 因此,能耗大戶靜態(tài)存儲器(SRAM)的低功耗設計受到廣泛關(guān)注。2005年麻省理工學院教授Anantha chandrakasan領(lǐng)導的亞閾值電路小組和德州儀器協(xié)會共同提出的一種新興的低功耗技術(shù)：亞閾值電路設計技術(shù)。該技術(shù)通過將系統(tǒng)電源電壓降低至器件亞閾值區(qū)域(VddVth)以獲得極低的系統(tǒng)總功耗。但是,隨著電源電壓的極大降低,環(huán)境參數(shù)以及工藝偏差對亞閾值電路性能的影響亦呈指數(shù)級變化,極易導致傳統(tǒng)結(jié)構(gòu)存儲單元電路出現(xiàn)致命的功能性錯誤。同時,隨著電源電壓的極大降低,由于SRAM中存儲單元高密度集成的特點,位線上漏電流造成的靜態(tài)功耗也不容小覷。因此,為保證存儲單元電路能夠在亞閾值區(qū)正常工作,有必要從存儲單元電路設計理論、存儲單元電路結(jié)構(gòu)等各方面進行研究,并在此基礎(chǔ)上重新進行存儲單元電路設計 首先,本輪文對近年的幾類比較有代表性的SRAM存儲單元結(jié)構(gòu)進行了詳細的分析。在此基礎(chǔ)上,分析得到亞閾值存儲單元結(jié)構(gòu)設計上的側(cè)重點,考慮到亞閾值工作電壓下讀穩(wěn)定性面臨的嚴峻考驗,本論文擬定采用讀寫分離的結(jié)構(gòu)來構(gòu)造存儲單元。其次,考慮到亞閾值工作電壓下反相器電壓傳輸特性嚴重惡化的情況,本論文針對傳統(tǒng)結(jié)構(gòu)反相器、采用DT技術(shù)反相器以及采用PDT技術(shù)反相器的電壓傳輸特性曲線進行了仿真,仿真結(jié)果證明采用PDT技術(shù)的反相器無論是從開關(guān)閾值來看還是技術(shù)的可操作性方面來看都是構(gòu)建存儲單元較為合理的選擇。最后,本文提出一種新型的8管SRAM存儲單元結(jié)構(gòu)。針對亞閾值工作電壓下讀操作對數(shù)據(jù)存儲節(jié)點的影響,本文提出的SRAM存儲單元結(jié)構(gòu)采用了讀寫分離結(jié)構(gòu)與PDT技術(shù)相結(jié)合的方法構(gòu)建,在吸收了近年來相關(guān)論文針對SRAM存儲單元設計思想的前提下,本文設計8管單元在盡可能減小面積損耗的前提下,保證了該結(jié)構(gòu)有較好的噪聲容限。應該指出的是,由于本文設計的8管存儲單元采用了讀寫分離的結(jié)構(gòu),因此在晶體管尺寸比例的調(diào)整方面該單元無疑擁有更大的自由度,所以通過晶體管尺寸比例的調(diào)整本論文設計的8管存儲單元在靜態(tài)功耗和動態(tài)功耗上也可以獲得令人滿意的結(jié)果。關(guān)于尺寸比方面的考量及仿真本文中也有相應的說明。
[Abstract]:Along with the progress of MOS tube manufacturing process and the wide application of SoC system , including high - speed mobile network communication technology , GPS global satellite navigation technology , wireless sensing technology , etc . , the power consumption demand of SoC system is more and more demanding . The low power consumption design of static memory ( SRAM ) is widely concerned with the low power consumption of SRAM . In 2005 , the technology of sub - threshold circuit design is proposed by Anantha chandrakasan under the leadership of Anantha chandrakasan A new type of 8 - tube SRAM memory cell structure is proposed in this paper . In this paper , a new type of 8 - tube SRAM memory cell structure is proposed .

【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP333

【參考文獻】

相關(guān)博士學位論文 前1條

1 顧明;嵌入式SRAM性能模型與優(yōu)化[D];東南大學;2006年

相關(guān)碩士學位論文 前5條

1 姚其爽;高速低功耗嵌入式SRAM研究與設計[D];西北工業(yè)大學;2007年

2 張金峰;亞65納米SRAM的穩(wěn)定性研究與設計[D];蘇州大學;2008年

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本文編號：1398952