基于有限狀態(tài)機(jī)的乘法器設(shè)計(jì)與實(shí)現(xiàn)
本文關(guān)鍵詞：基于有限狀態(tài)機(jī)的乘法器設(shè)計(jì)與實(shí)現(xiàn) 出處：《太原科技大學(xué)》2012年碩士論文 論文類型：學(xué)位論文
更多相關(guān)文章： 有限狀態(tài)機(jī) 多路選擇器 并行行旁路乘法器 截?cái)喑朔ㄆ?/b>
【摘要】：乘法器是現(xiàn)代中央處理器、數(shù)字信號(hào)處理器（DSP）、濾波器等眾多現(xiàn)代電子器件中的重要部件。特別在DSP中，乘法器的運(yùn)算速度幾乎決定了DSP的處理速度。因此，乘法器的性能在整個(gè)計(jì)算系統(tǒng)中起著至關(guān)重要的作用。優(yōu)化乘法器的結(jié)構(gòu)設(shè)計(jì)，成為改善計(jì)算系統(tǒng)整體性能的關(guān)鍵問(wèn)題。有限狀態(tài)機(jī)對(duì)于具有邏輯順序和時(shí)序規(guī)律的事件能有清晰的描述，非常適合用來(lái)表示乘法這種依靠時(shí)序關(guān)系進(jìn)行的操作。因此，本文結(jié)合有限狀態(tài)機(jī)分別設(shè)計(jì)了并行行旁路（PRB）乘法器和有限狀態(tài)機(jī)截?cái)?FSATA)乘法器。 （1）根據(jù)行旁路乘法器的設(shè)計(jì)方案，用有限狀態(tài)機(jī)對(duì)其設(shè)計(jì)進(jìn)行了再現(xiàn)，實(shí)驗(yàn)結(jié)果表明，，用有限狀態(tài)機(jī)設(shè)計(jì)的乘法器能夠在不降低運(yùn)算速度的同時(shí)顯著減少邏輯元件使用數(shù)量，使乘法器功耗進(jìn)一步降低。 （2）在行旁路乘法器的基礎(chǔ)上進(jìn)一步優(yōu)化，提出一種并行行旁路（PRB）乘法器，并用有限狀態(tài)機(jī)進(jìn)行了實(shí)現(xiàn)。在行旁路的基礎(chǔ)上，通過(guò)對(duì)乘數(shù)進(jìn)行重新編碼并行輸出部分積，使乘法運(yùn)算中產(chǎn)生的部分積數(shù)量減少，提高運(yùn)算速度；利用有限狀態(tài)機(jī)實(shí)現(xiàn)PRB乘法器，有效減少了電路中邏輯元件的數(shù)量，降低了功耗。在Quartus平臺(tái)上進(jìn)行的仿真表明PRB乘法器在整體性能上有較大的改善。 （3）為了實(shí)現(xiàn)陣列乘法器設(shè)計(jì)中影響其整體性能的重要參數(shù)——功耗、芯片面積、運(yùn)算延遲的有效折中，提出一種基于有限狀態(tài)機(jī)的截?cái)啵‵SATA）乘法器。乘法運(yùn)算是一系列加法操作來(lái)完成的，對(duì)乘數(shù)和被乘數(shù)的關(guān)鍵數(shù)據(jù)位進(jìn)行有效地截?cái)嗵幚�，可以使部分積的產(chǎn)生更加地靈活。最后，利用有限狀態(tài)機(jī)完成提出的設(shè)計(jì)，采用VHDL進(jìn)行編碼，在Quartus軟件上進(jìn)行綜合與仿真。結(jié)果表明相比于采用時(shí)序電路完成的設(shè)計(jì)，F(xiàn)SATA乘法器在延遲上有較優(yōu)的提高。
[Abstract]:The multiplier is a modern central processor, digital signal processor (DSP), an important component of the filter and many other modern electronic devices. Especially in DSP, the multiplier speed almost determines the processing speed of DSP. Therefore, the multiplier performance plays an important role in the whole calculation system. Structure optimization design of the multiplier, become a key to improve the overall performance of the system. The calculation of finite state machine for logical sequence and timing of events can have a clear description, is suitable to represent the multiplication which rely on temporal relations in operation. Therefore, this paper combined with the finite state machines are designed for parallel bypass (PRB) and the finite state machine (truncated multiplier FSATA) multiplier.
(1) according to the design scheme for bypassing multiplier, the representation of the design by finite state machine. The experimental results show that using the finite state machine design of the multiplier can not reduce the speed of operation while significantly reducing the logic element quantity, the multiplier power consumption is further reduced.
(2) based on the further optimization of row bypassing multiplier, this paper proposes a parallel row bypassing multiplier (PRB), is implemented with finite state machine. Based on the row bypassing multiplier, re encoding parallel output part product, the multiplication of the partial product to reduce the number, improve the operation speed; PRB multiplier using finite state machine, effectively reduces the number of logic elements in the circuit, the power consumption is reduced. Simulation on Quartus platform shows that the PRB multiplier has a great improvement in the overall performance.
(3) in order to realize the important parameters affecting the overall performance of array multiplier design, power consumption, chip area, a trade-off between computation delay, proposes a truncation based on finite state machine (FSATA) multiplier. Multiplication is a series of addition operation to complete, the key data of multiplier and multiplicand effectively truncation, produce can make partial product more flexible. Finally, complete the design using finite state machine, using VHDL encoding, integrated with the Quartus simulation software. The results show that compared with design completed in sequential circuits, the FSATA multiplier has a better improvement in delay.
【學(xué)位授予單位】：太原科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2012
【分類號(hào)】：TP332.22
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