本文關(guān)鍵詞：高性能并行十進(jìn)制乘法器的研究與設(shè)計　出處：《南京航空航天大學(xué)》2016年碩士論文　論文類型：學(xué)位論文

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【摘要】：隨著商業(yè)計算和金融分析等高精度計算應(yīng)用領(lǐng)域的高速發(fā)展,提供硬件支持十進(jìn)制算術(shù)運算變得越來越重要,新的IEEE 754-2008浮點運算標(biāo)準(zhǔn)也添加了十進(jìn)制算術(shù)運算規(guī)范。采用硬件實現(xiàn)十進(jìn)制算術(shù)運算正在成為趨勢,硬件十進(jìn)制乘法器也是國外一直關(guān)注的熱點。論文對硬件實現(xiàn)并行十進(jìn)制乘法的部分積產(chǎn)生、部分積壓縮和最終積產(chǎn)生三個模塊進(jìn)行深入的分析與研究,設(shè)計了一種基于有符號基-10編碼的16×16十進(jìn)制位(digit)并行十進(jìn)制乘法器。在十進(jìn)制部分積產(chǎn)生模塊,采用有符號基-10編碼將部分積的數(shù)目減少一半,采用本文提出的推測性十進(jìn)制加法器加速3倍被乘數(shù)倍數(shù)(3X)的產(chǎn)生。十進(jìn)制部分積壓縮模塊采用由十進(jìn)制3:2壓縮器構(gòu)成的壓縮樹將部分積壓縮至兩行,基于BCD-4221編碼的1位十進(jìn)制3:2壓縮器包括一個4位二進(jìn)制進(jìn)位保留加法器和一個BCD-4221至BCD-5211的編碼轉(zhuǎn)換電路。利用BCD-4221編碼的冗余特性對編碼轉(zhuǎn)換電路進(jìn)行優(yōu)化設(shè)計,降低壓縮模塊的復(fù)雜度及延遲。最終積產(chǎn)生模塊采用本文提出的有條件推測性十進(jìn)制加法器快速得到乘積。在分析二進(jìn)制和十進(jìn)制加法器結(jié)構(gòu)的基礎(chǔ)上,論文完成了推測性十進(jìn)制加法器和有條件推測性十進(jìn)制加法的優(yōu)化設(shè)計。分析比較兩種提出的十進(jìn)制加法器的結(jié)構(gòu)特點與性能,并將其應(yīng)用于并行十進(jìn)制乘法器的設(shè)計中。論文完成了并行十進(jìn)制乘法器從整體結(jié)構(gòu)到各個子模塊的設(shè)計、可綜合代碼的編寫、仿真綜合等一系列工作。采用Verilog HDL完成所有設(shè)計,在Modelsim平臺上進(jìn)行功能仿真與驗證,在Nangate 45nm CMOS標(biāo)準(zhǔn)工藝庫下,用Design Compiler進(jìn)行綜合得出16×16-digit并行十進(jìn)制乘法器的面積與延時數(shù)據(jù)。實驗結(jié)果表明,本文設(shè)計的基于有符號基-10編碼的16×16-digit并行十進(jìn)制乘法器的性能得到有效的改善。
[Abstract]:This paper designs a 16 脳 16 - digit parallel decimal multiplier based on decimal 3 : 2 compressor , and designs a 16 脳 16 - digit parallel decimal multiplier based on BCD - 4221 . The result shows that the performance of 16 脳 16 - digit parallel decimal multiplier based on the coded decimal multiplier is improved effectively .

【學(xué)位授予單位】：南京航空航天大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP342.2

【參考文獻(xiàn)】

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1 崔曉平;高鵬輝;尹潔s，

本文編號：1372348