本文關(guān)鍵詞：可擴(kuò)展64核處理器關(guān)鍵技術(shù)研究—單核、加速器架構(gòu)及H.264解碼器實(shí)現(xiàn)

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【摘要】：不斷推陳出新的電子通訊、多媒體、信息安全以及云計(jì)算、大數(shù)據(jù)等新興應(yīng)用,給人們的生活帶來(lái)日新月異的便利和享受,然而隨之而來(lái)的往往是更加繁重而大量的運(yùn)算,這無(wú)疑對(duì)數(shù)據(jù)處理終端,特別是移動(dòng)嵌入式領(lǐng)域的硬件提出了更高的要求。人們?cè)谛枨笕找娓咝阅艿挠布耐瑫r(shí),卻不得不面對(duì)“功耗墻”的窘迫。近年來(lái),應(yīng)運(yùn)而生的多核處理器看似保持摩爾定律的繼續(xù)發(fā)展。然而,傳統(tǒng)的多核處理器在面對(duì)特定復(fù)雜應(yīng)用時(shí),不僅性能上仍難以滿足需求,更表現(xiàn)出較低的能量效率�；诖�,本文針對(duì)上述四個(gè)應(yīng)用領(lǐng)域,分析各個(gè)應(yīng)用的特點(diǎn),在傳統(tǒng)處理器的可編程性和ASIC的高能效之中做出折衷,設(shè)計(jì)了面向上述特定應(yīng)用、擁有豐富異構(gòu)加速器的64核處理器,同時(shí)在單核設(shè)計(jì)中注重高性能和低功耗的優(yōu)化,降低寄存器堆和指令存儲(chǔ)的功耗,以求達(dá)到高能效的目標(biāo)。論文的主要工作可以歸納為以下幾點(diǎn)：(1)局域網(wǎng)(局部雙向令牌環(huán))+廣域網(wǎng)(全局包交換)的片上互聯(lián)方式本文借鑒計(jì)算機(jī)通信領(lǐng)域中的局域網(wǎng)+廣域網(wǎng)的概念,設(shè)計(jì)了全局二維網(wǎng)格結(jié)構(gòu)的包交換網(wǎng)絡(luò),以及局部雙向多令牌環(huán)的電路交換網(wǎng)絡(luò)。一般應(yīng)用的全局通信較弱而局部通信很強(qiáng),在局部采用了由單一總控制器控制的雙向環(huán)互聯(lián),降低了傳統(tǒng)電路交換申請(qǐng)撤銷路徑的開銷,單周期點(diǎn)到點(diǎn)通信提高了通信效率。全局包交換則可以充分利用片上交換鏈路的帶寬,為整芯片資源共享提供通道。(2)擁有豐富異構(gòu)加速器的架構(gòu)設(shè)計(jì)針對(duì)不同的應(yīng)用程序,提取出相應(yīng)加速器模塊,用硬件來(lái)提升應(yīng)用程序的性能,在硬件開銷很小的情況下,加速器能夠帶來(lái)的系統(tǒng)性能提升可高達(dá)10倍,本文還創(chuàng)新性地采用了上述的環(huán)來(lái)連接加速器與處理器,處理器與加速器之間基于環(huán)以及FIFO的通信方式使二者的通信表現(xiàn)出高性能低功耗的特性。(3)低功耗寄存器堆設(shè)計(jì)在嵌入式單核中,寄存器堆的功耗可以占到整個(gè)芯片的16%,本文針對(duì)寄存器堆存在的無(wú)用操作數(shù)的讀取以及廢棄變量的寫回進(jìn)行屏蔽,分別采用了異步時(shí)鐘控制的讀隔離和軟件指導(dǎo)的寫回丟棄,實(shí)現(xiàn)了寄存器堆功耗平均37%的降低。(4)單指令多進(jìn)程的架構(gòu)設(shè)計(jì)在嵌入式應(yīng)用領(lǐng)域中,常有多道并行程序執(zhí)行近乎一致代碼的情形,在傳統(tǒng)多核上的映射將導(dǎo)致多個(gè)核取同樣的代碼,從而導(dǎo)致大量的訪問(wèn)指令存儲(chǔ)的冗余,針對(duì)此,本文提出了單指令多進(jìn)程的架構(gòu),當(dāng)出現(xiàn)上述情況時(shí),可以將若干核重構(gòu)成主.從模式,主核取指令,從核關(guān)閉指令存儲(chǔ),本設(shè)計(jì)的單指令多進(jìn)程在4核主從模式下可降低平均21.9%的系統(tǒng)功耗。(5)H.264基本檔次解碼器設(shè)計(jì)針對(duì)H.264解碼器的特點(diǎn),提取出濃縮的運(yùn)算核心模塊,設(shè)計(jì)硬件加速器,并且進(jìn)行軟硬件的協(xié)同設(shè)計(jì),采用四個(gè)單核+四個(gè)加速器可以實(shí)現(xiàn)基本檔次幀內(nèi)解碼達(dá)到1080p@20fps的吞吐率,而利用16核+16加速器實(shí)現(xiàn)的并行解碼則可以期望達(dá)到1080p@80fps的吞吐率。(6)芯片物理設(shè)計(jì)本次設(shè)計(jì)采用了TSMC 65nm GP工藝,進(jìn)行了芯片的物理設(shè)計(jì),在物理設(shè)計(jì)中,采用了層次化流程,并且利用DC-Topographical+ICC的流程,大量采用了有用時(shí)鐘偏差,sign-off時(shí)序報(bào)告中的關(guān)鍵路徑為0.99ns(含0.1ns uncertainty)。實(shí)現(xiàn)了1GHz的設(shè)計(jì)指標(biāo)要求�；赑rime Time PX分析功耗,運(yùn)行DES解碼器時(shí)單節(jié)點(diǎn)功耗21.4mW。
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332;TN764

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