本文關鍵詞：面向浮點FFT的加速系統(tǒng)研究

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【摘要】：針對目前浮點快速傅立葉變換(Fast Fourier Transform, FFT)計算的電路實現(xiàn)方式的不足,本文面向科學計算領域,以FFT算法為研究切入點,設計了一種符合IEEE-754浮點標準的面向浮點FFT的加速系統(tǒng)。本文的工作包括兩部分：(1)可重構浮點FFT處理器設計；(2)FPGA硬件系統(tǒng)開發(fā)研究。本文研究了FFT運算的分解方法和硬件實現(xiàn)架構,提出了基于平衡二叉樹分解算法的Radix-2/22/23/24分解算法,以減少通用復數(shù)乘法器的個數(shù),最小化需要存儲的旋轉因子的數(shù)目；針對FFT架構中的常數(shù)乘法器,并基于可重構多常數(shù)乘法(Reconfigurable Multiple Constant Multiplication, RMCM)和多常數(shù)乘法(Multiple Constant Multiplication, MCM),給出了面積優(yōu)化的共享常數(shù)乘法器實現(xiàn)；使用臨時數(shù)據(jù)存儲和流水線結構的加速FFT計算。此外,基于10G以太網(wǎng)的硬件平臺,本文設計的簡易可靠傳輸協(xié)議,可實現(xiàn)數(shù)據(jù)的高速、可靠的傳輸；針對高速實時數(shù)字信號處理中的大數(shù)據(jù)存取的應用背景,實現(xiàn)了基于FPGA的高速DDR3控制器。本文以FPGA驗證為基礎,驗證了可重構計算陣列的可行性與性能,設計了支持32～131072點的可重構單精度和雙精度浮點FFT加速器,在XC6VSX475T FPGA芯片平臺上驗證了正確性。雙精度浮點FFT加速系統(tǒng)的綜合頻率達到258MHz,驗證工作頻率為181MHz,占用FPGA35%的LUT資源。比IBM服務器的FFTW計算131072點FFT的速度快七倍多,并且計算誤差為3.68*10-16,該服務器搭載16核1862.059MHz CPU和64GB內存。
【學位授予單位】：復旦大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332

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