海底大地電磁數(shù)據(jù)采集儀是進(jìn)行水下電場(chǎng)信號(hào)的提取和海底環(huán)境的監(jiān)測(cè)的精密儀器。由于測(cè)量信號(hào)很微弱及海底環(huán)境復(fù)雜,它對(duì)系統(tǒng)的硬件和軟件都提出了較高的要求:24 位高精度的 A/D 轉(zhuǎn)換器;多通道同步數(shù)據(jù)采集;低功耗設(shè)計(jì);較高的可靠性。 在當(dāng)今電子產(chǎn)品設(shè)計(jì)中使用硬件描述語(yǔ)言設(shè)計(jì)可編程邏輯電路已經(jīng)被廣泛采用。本文首先對(duì) CPLD(復(fù)雜可編程邏輯器件)和 VHDL 進(jìn)行了簡(jiǎn)要的介紹,并分析了使用 CPLD 進(jìn)行電子設(shè)計(jì)的優(yōu)點(diǎn)。然后結(jié)合海底大地電磁數(shù)據(jù)采集儀的功能要求,介紹了一種基于 CPLD 和 MCU 的多通道高精度(微伏級(jí))A/D 數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法。并給出這種數(shù)據(jù)采集系統(tǒng)的硬件原理電路和主要的軟件設(shè)計(jì)思路。 由于硬件上采用 CPLD 技術(shù)將數(shù)據(jù)總線,譯碼單元和邏輯控制電路集成于一片 CPLD 上,大大縮小了印刷電路板的尺寸簡(jiǎn)化了硬件電路,并且提高了系統(tǒng)的可靠性和靈活性。同時(shí)對(duì)采集部分的電源進(jìn)行軟件控制,在其不工作時(shí)切斷電源,以及下位機(jī)軟件的中斷程序設(shè)計(jì)可以顯著的降低系統(tǒng)的功耗,節(jié)省儀器的寶貴電能。 經(jīng)大量實(shí)驗(yàn)證明,采用本文提出的方法所設(shè)計(jì)的數(shù)...

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【學(xué)位級(jí)別】：碩士

【文章目錄】：
第一章 緒論
    1.1 課題來(lái)源
    1.2 課題意義
    1.3 主要工作及進(jìn)程安排
第二章 復(fù)雜可編程邏輯器件簡(jiǎn)介
    2.1 CPLD 簡(jiǎn)述
    2.2 CPLD 發(fā)展過(guò)程
    2.3 FPGA／CPLD 的邏輯組成
    2.4 FPGA／CPLD 芯片的優(yōu)點(diǎn)
    2.5 CPLD 的內(nèi)部結(jié)構(gòu)
    2.6 乘積項(xiàng)結(jié)構(gòu)CPLD 的邏輯實(shí)現(xiàn)原理
第三章 硬件編程語(yǔ)言與VHDL
    3.1 HDL 概述
    3.2 HDL 開發(fā)流程
    3.3 VHDL 語(yǔ)言的特點(diǎn)
第四章 系統(tǒng)功能分析
    4.1 設(shè)計(jì)目標(biāo)
    4.2 電氣結(jié)構(gòu)圖
    4.3 硬件功能分析
    4.4 主要硬件
    4.5 軟件功能分析
    4.6 主要使用的軟件
第五章 硬件設(shè)計(jì)
    5.1 電源設(shè)計(jì)
    5.2 AT89S8252 單片機(jī)的選擇
    5.3 存儲(chǔ)器的選擇
    5.4 CS5550-24 位A/D 轉(zhuǎn)換器的選擇
    5.5 通訊接口的設(shè)計(jì)
    5.6 CPLD 的選擇
    5.7 其他
第六章 軟件設(shè)計(jì)
    6.1 采集板的程序設(shè)計(jì)
    6.2 MCU 采集程序設(shè)計(jì)
    6.3 MCU 通訊程序設(shè)計(jì)
    6.4 PC 端 WINDOWS 程序設(shè)計(jì)
第七章 CPLD 的設(shè)計(jì)
    7.1 CPLD 的功能及時(shí)序分析
    7.2 CPLD 的引腳分配
    7.3 VHDL 程序設(shè)計(jì)
第八章 測(cè)試及結(jié)果分析
    8.1 信號(hào)源板的設(shè)計(jì)
    8.2 測(cè)試條件
    8.3 測(cè)試結(jié)果及分析
總結(jié)
致謝
參考文獻(xiàn)
附圖



本文編號(hào)：4036609