隨著集成電路技術(shù)和工藝的迅猛發(fā)展,三維集成電路通過垂直集成硅通孔極大地提升了集成的晶體管數(shù)量,勢必將成為繼摩爾定律之后一項引領(lǐng)行業(yè)的重要技術(shù)。與2D SoC相比,3D SoC具有多個明顯的優(yōu)勢,包括更高的集成度、更小的芯片尺寸、更高的測試帶寬和更低的測試功耗。在3D SoC性能提高的同時其測試環(huán)節(jié)也將面臨著更大的挑戰(zhàn),包括可觀察性和可控制性降低,測試成本上升。優(yōu)化3D SoC最核心問題就是控制測試成本,減少測試時間是節(jié)約測試成本最直接的手段。提出了基于博弈論的3D SoC測試優(yōu)化方法,來尋找測試時間與測試帶寬最優(yōu)的解決方案。在TSV數(shù)和測試引腳數(shù)約束下,測試時間和測試帶寬相互作用,相互影響,經(jīng)過博弈找到二者之間的納什均衡解。設(shè)置均衡刺激因子在二者當(dāng)前的均衡決策中隨機刺激產(chǎn)生新的決策組合后再繼續(xù)進行博弈,不斷的重復(fù)順序?qū)?yōu),最終找到全局的帕累托最優(yōu)解,得到最小的測試時間。實驗在五類不同的基準(zhǔn)電路上進行,結(jié)果表明在測試時間上,本文采用的博弈論方法要優(yōu)于對比的算法,并且本文的方法得到了最優(yōu)的TAM結(jié)構(gòu)設(shè)計。提出了一種均衡分配IP核及其外殼周圍元件的3D SoC測試時間優(yōu)化方法。合理分配元件,... 

【文章來源】：哈爾濱師范大學(xué)黑龍江省

【文章頁數(shù)】：57 頁

【學(xué)位級別】：碩士

【部分圖文】：

TSV的制造步驟Figure1-1TSVmanufacturingsteps

第一章緒論3片間的互連線長度，多用于功能互連，比如，電源/地、時鐘和I/O。另外預(yù)留出一定數(shù)目的TSV用于3DSoC不同晶片之間的測試訪問。2DSoC中的芯片相連時通常采用邊緣走線的方式，使得信號和數(shù)據(jù)傳輸耗時很久，而3DSoC中各芯片相連時采用TSV垂直連接，縮短了各層芯片之間互連線長度，提高了信號和數(shù)據(jù)傳輸?shù)乃俣取?DSoC較之于2DSoC來說，在信號傳輸、所需功耗以及系統(tǒng)性能方面都占據(jù)了絕對的優(yōu)勢。TSV的制作過程通常包括5個步驟：蝕刻TSV孔、氧化物沉淀、銅沉淀、鍍銅以及化學(xué)工藝打磨[9]。如圖1-1所示，TSV的制造步驟。圖1-1TSV的制造步驟Figure1-1TSVmanufacturingsteps如圖1-1所示，處理后TSV仍被封裝于晶片當(dāng)中，晶片的高度要遠遠高于TSV的高度，為了使用TSV進行垂直互連，需將TSV的一部分裸露在晶片之外，此時需要對晶片進行薄化處理，工藝上要求晶片厚度應(yīng)低于25um。由于晶片的薄厚要求極高，因此在晶片的薄化過程中，為了防止晶片與TSV損壞，加強晶片的強度，在薄化的晶片下增加一層載體晶片，提高良品率。增加載體晶片后，需將多個經(jīng)過薄化的晶片連接到一起[10]，也就是綁定過程。如圖1-2所示，為晶片的薄化與綁定過程。圖1-2晶片的薄化與綁定過程Figure1-2Diethinningandbondingprocess

哈爾濱師范大學(xué)碩士學(xué)位論文4晶片堆疊主要有三種形式，面對面(face-to-face，f2f)堆疊，背對背(back-to-back，b2b)堆疊，面對背(face-to-back，f2b)堆疊�！懊妗睘樾酒顒颖砻�，“背”即為相對應(yīng)的另一面，而TSV的引腳需在芯片的背面露出。如圖1-3a)中所示，f2f的堆疊方式中，層與層的芯片之間直接通過活動表面相連接，此時層與層之間不需要TSV進行連接，但是需要上層芯片的面積略小于下層芯片的面積，來實現(xiàn)與外界連接時的要求。圖1-3b)中b2b的堆疊方式可以看出，層與層間的芯片直接通過TSV進行互連。由圖1-3可以明顯看出，當(dāng)相連的芯片超過兩層時，f2f的堆疊方式與b2b的堆疊方式都不利于繼續(xù)擴展。不同于f2f和b2b，f2b的堆疊方式的優(yōu)勢則是有利于擴展，同理設(shè)定底層芯片面積仍需略大于上層芯片面積，對外連接信號仍通過底層連接[9]。這時可以按照要求將上一層芯片的背與相應(yīng)下一層芯片的面進行連接，依次堆疊多層芯片。圖1-3晶片的堆疊方式Figure1-3DieStackingmethod上文介紹了晶片的堆疊方式，3DSoC的堆疊方式也為三種，3DSoC就是將芯

【參考文獻】：
期刊論文
[1]基于帕累托最優(yōu)的電力CPS多目標(biāo)防御策略研究[J]. 阮振,呂林,劉友波,楊嘉湜,劉俊勇,倪偉.  電力系統(tǒng)及其自動化學(xué)報. 2019(07)
[2]三維集成電路綁定中測試成本縮減的優(yōu)化堆疊順序（英文）[J]. 倪天明,梁華國,聶牧,卞景昌,黃正峰,徐秀敏,方祥圣.  Journal of Southeast University（English Edition）. 2018(02)
[3]三維芯片多層與多核并行測試調(diào)度優(yōu)化方法[J]. 陳田,汪加偉,安鑫,任福繼.  計算機應(yīng)用. 2018(06)
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[6]三維堆疊SoC測試規(guī)劃研究[J]. 朱愛軍,李智,許川佩.  電子測量與儀器學(xué)報. 2016(01)
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[8]基于掃描鏈平衡的3D SoC測試優(yōu)化方法[J]. 王偉,李欣,陳田,劉軍,方芳,吳璽.  電子測量與儀器學(xué)報. 2012(07)
[9]基于平均值余量的Wrapper掃描鏈平衡算法[J]. 俞洋,陳葉富,彭宇.  儀器儀表學(xué)報. 2011(10)
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博士論文
[1]三維集成電路中TSV測試與故障診斷方法研究[D]. 方旭.哈爾濱工業(yè)大學(xué) 2019
[2]層次化SOC可測性架構(gòu)及測試調(diào)度優(yōu)化策略研究[D]. 李嬌.上海大學(xué) 2014
[3]基于博弈思想的優(yōu)化算法研究[D]. 徐敏.中國科學(xué)技術(shù)大學(xué) 2006
[4]低功耗內(nèi)建自測試（BIST）設(shè)計技術(shù)的研究[D]. 李杰.東南大學(xué) 2004

碩士論文
[1]三維片上系統(tǒng)測試時間及成本的優(yōu)化方法研究[D]. 吳欣舟.合肥工業(yè)大學(xué) 2019
[2]三維芯片測試成本優(yōu)化研究[D]. 聶牧.合肥工業(yè)大學(xué) 2018
[3]三維芯片測試中低成本自測試方法研究[D]. 楊冰東.合肥工業(yè)大學(xué) 2016
[4]三維SoC測試結(jié)構(gòu)設(shè)計與優(yōu)化方法研究[D]. 王帥.哈爾濱工業(yè)大學(xué) 2013
[5]三維集成電路測試時間的優(yōu)化方法研究[D]. 劉蓓.合肥工業(yè)大學(xué) 2011



本文編號：3353590