在最近的十年里,集成電路（Integrated Circuit,IC）產(chǎn)業(yè)得到了極大的發(fā)展,伴隨著摩爾定律的預(yù)言,芯片的規(guī)模和集成度也變得越來越高。高集成度的芯片在擁有更廣泛的用處的同時(shí),也為芯片的設(shè)計(jì)工作帶來了更大的挑戰(zhàn),而芯片驗(yàn)證作為芯片設(shè)計(jì)工作中至關(guān)重要的一環(huán),貫穿于整個(gè)芯片的設(shè)計(jì)流程中。通用驗(yàn)證方法學(xué)（Universal Verification Methodology,UVM）與傳統(tǒng)的驗(yàn)證方法相比,具有著更簡(jiǎn)潔的代碼風(fēng)格以及可復(fù)用性的特點(diǎn),這些特點(diǎn)使其更適用于大規(guī)模芯片驗(yàn)證。本文通過對(duì)SAS（Serial Attached SCSI）協(xié)議的應(yīng)用層、傳輸層、端口層、鏈路層、phy層以及物理層的分析,研究了SAS協(xié)議內(nèi)部狀態(tài)機(jī)的運(yùn)行以及其對(duì)數(shù)據(jù)的處理,例如8b/10b編碼、擾碼和CRC校驗(yàn),并在此基礎(chǔ)上實(shí)現(xiàn)了interface、transcation、sequence、driver、monitor、reference model以及scoreboard等UVM組件,運(yùn)用這些組件搭建了串行SCSI接口控制模塊的UVM驗(yàn)證平臺(tái)。在驗(yàn)證平臺(tái)搭建完成后,為了驗(yàn)證了串行SCSI接口控制模塊... 

【文章來源】：杭州電子科技大學(xué)浙江省

【文章頁數(shù)】：79 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

芯片的設(shè)計(jì)流程

浙江省碩士學(xué)位論文2圖1.1芯片的設(shè)計(jì)流程由于現(xiàn)今芯片如此高的集成度，芯片的驗(yàn)證工作變得龐大而復(fù)雜，復(fù)雜的驗(yàn)證工作使得驗(yàn)證工程師的工作量與工作難度直線上升[3]，大量且困難的驗(yàn)證工作勢(shì)必會(huì)拖累項(xiàng)目的開發(fā)時(shí)間和效率，延長(zhǎng)產(chǎn)品進(jìn)入市場(chǎng)的時(shí)間。在現(xiàn)如今的芯片開發(fā)過程中，驗(yàn)證的工作量已經(jīng)超過了芯片設(shè)計(jì)的工作量了。如圖1.2所示，隨著時(shí)間的增長(zhǎng)，集成電路規(guī)模不斷增大，芯片驗(yàn)證工作在整個(gè)芯片開發(fā)過程中所占的比例也在逐年增加。圖1.2芯片驗(yàn)證周期芯片的驗(yàn)證是確保芯片是否達(dá)到設(shè)計(jì)要求的最重要的環(huán)節(jié)。在芯片的開發(fā)過程中，一旦設(shè)計(jì)的芯片通過了驗(yàn)證，后續(xù)就會(huì)進(jìn)行流片測(cè)試，此時(shí)若有錯(cuò)誤就要重新流片。雖然第一階段的流片只會(huì)進(jìn)行少量的樣片流片，但是流片過程中所耗費(fèi)的時(shí)間是制約產(chǎn)品搶占市場(chǎng)的重

浙江省碩士學(xué)位論文3要因素。而不幸的是，目前僅有35%左右的芯片是可以在第一次投片時(shí)就成功的[4]，即超過6成以上的芯片是要至少兩次流片測(cè)試的，排除小概率的流片時(shí)產(chǎn)生的錯(cuò)誤，芯片流片測(cè)試的次數(shù)是直接與芯片驗(yàn)證環(huán)節(jié)的好壞成反比的，高效且完備的驗(yàn)證可以為芯片的生產(chǎn)節(jié)省大量的時(shí)間成本與物力成本。然而現(xiàn)今的芯片設(shè)計(jì)、驗(yàn)證與制造能力卻相差甚遠(yuǎn)，如圖1.3所示�？梢钥吹叫酒尿�(yàn)證能力相較于其它兩個(gè)是很差的，因此，尋找一種高效且完備的驗(yàn)證方法就變得至關(guān)重要，所以對(duì)高效的驗(yàn)證方法的研究實(shí)現(xiàn)也就變得更有意義。圖1.3芯片的驗(yàn)證、設(shè)計(jì)與制造的增長(zhǎng)百分比對(duì)比1.2國(guó)內(nèi)外研究現(xiàn)狀在早期的芯片開發(fā)流程中，芯片的驗(yàn)證都是由設(shè)計(jì)人員使用硬件編程語言（verilogHDL或VHDL）編寫具有定向向量輸入的測(cè)試用例（TestBench），再根據(jù)芯片設(shè)計(jì)的規(guī)格要求，通過觀察輸出向量來確定設(shè)計(jì)是否正確。這樣的驗(yàn)證適用于小規(guī)模、功能單一的芯片或模塊，它具有編寫簡(jiǎn)單，驗(yàn)證精確等優(yōu)點(diǎn)，但是它的缺點(diǎn)也同樣突出，定向的向量意味著僅能針對(duì)某一特定情況，要想驗(yàn)證其他情況就要重新編寫testbench，而要想覆蓋盡可能多的情況，則要有大量的testbench，大量的testbench的仿真糾錯(cuò)十分耗費(fèi)人力[5]。同樣由于此驗(yàn)證方法是針對(duì)特定芯片編寫的，所以無法復(fù)用到其他芯片上，即復(fù)用性很差。為了解決這些問題，驗(yàn)證工程師們相繼開發(fā)了多種硬件驗(yàn)證語言，如SystemC、SystemVerilog等。20世紀(jì)90年代后期，SystemC語言被開發(fā)[6]。SystemC是由C++實(shí)現(xiàn)的一個(gè)類庫，所以SystemC常被用于驗(yàn)證算法類設(shè)計(jì)。但是由于C++中的內(nèi)存需要用戶自己進(jìn)行管理，所以SystemC經(jīng)常會(huì)出現(xiàn)內(nèi)存泄漏的問題[7]。并且由于早期的驗(yàn)證都是由設(shè)計(jì)人員去完成的，設(shè)計(jì)人員更傾向于使用verilog或VHDL，對(duì)?

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