集成電路產(chǎn)業(yè)是信息技術(shù)產(chǎn)業(yè)的核心。隨著集成電路的工作頻率、集成規(guī)模不斷提高,集成電路測(cè)試也變得愈發(fā)困難�；谧詣�(dòng)測(cè)試技術(shù)的集成電路自動(dòng)測(cè)試設(shè)備(Automatic Test Equipment,ATE),以其測(cè)試速度快、測(cè)試方式靈活、經(jīng)濟(jì)效益顯著等諸多優(yōu)勢(shì),已成為集成電路測(cè)試的主要手段。同步精度作為ATE的關(guān)鍵指標(biāo)之一,隨著ATE測(cè)試速率的不斷提高而顯得尤為重要。本課題所研制的PXIe集成電路測(cè)試系統(tǒng)數(shù)字測(cè)試模塊最大測(cè)試速率高于200MHz、通道數(shù)64個(gè)、單機(jī)箱同步精度小于1ns,同時(shí)具有多機(jī)箱級(jí)聯(lián)、小型輕便、成本低廉等優(yōu)勢(shì)。本文結(jié)合攻讀碩士學(xué)位期間承擔(dān)的多項(xiàng)相關(guān)研究任務(wù),在研制PXIe集成電路測(cè)試系統(tǒng)數(shù)字測(cè)試模塊的過(guò)程中,針對(duì)高速測(cè)試向量同步輸出技術(shù)、單機(jī)箱模塊同步技術(shù)以及多機(jī)箱級(jí)聯(lián)同步技術(shù)展開(kāi)了深入的研究:1、高速測(cè)試碼型同步輸出技術(shù)。測(cè)試碼型輸出時(shí)需要根據(jù)六個(gè)邊沿時(shí)序信息確定該向量的生效時(shí)間區(qū)間和返回測(cè)試結(jié)果采集區(qū)間,因此高速測(cè)試碼型同步輸出一方面受到大容量時(shí)序信息的存取速度影響,另一方面受到測(cè)試向量波形合成的處理速度影響。本文分析了這兩個(gè)方面不同的實(shí)現(xiàn)方案及原理,在此基礎(chǔ)上對(duì)不... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：82 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

集成電路測(cè)試原理模型

不同的芯片對(duì)輸入信號(hào)的要求不盡相同,輸入信號(hào)脈寬的大小影響芯片對(duì)輸入信號(hào)的正確識(shí)別和響應(yīng)。同時(shí),由于被測(cè)芯片內(nèi)部和測(cè)試通路均存在不定延時(shí),檢測(cè)部分等待時(shí)間的精度也至關(guān)重要,等待時(shí)間過(guò)短或過(guò)長(zhǎng)均會(huì)造成被測(cè)芯片的誤判,且隨著測(cè)試速率的不斷加快,等待時(shí)間的設(shè)置裕量也不斷減少。所以一條完整的測(cè)試向量一般包含兩大信息:碼型信息和時(shí)序邊沿信息。碼型信息確定當(dāng)前測(cè)試向量是高電平還是低電平,時(shí)序邊沿信息確定當(dāng)前測(cè)試向量激勵(lì)信號(hào)的有效時(shí)間和無(wú)效時(shí)間以及檢測(cè)信號(hào)的比較時(shí)間。如圖2.2所示,一條完整的測(cè)試向量包含六個(gè)時(shí)序邊沿信息,分別為驅(qū)動(dòng)部分的四個(gè)時(shí)序邊沿信息(由圖中的D0、D1、D2和D3表示)和檢測(cè)部分的兩個(gè)時(shí)序邊沿信息(由圖中的R0和R1表示)[24]。其中,就驅(qū)動(dòng)部分而言,時(shí)序邊沿信息D0表示在當(dāng)前時(shí)間點(diǎn)使能驅(qū)動(dòng)模塊,時(shí)序邊沿信息D1表示在當(dāng)前時(shí)間點(diǎn)開(kāi)始輸出碼型數(shù)據(jù),時(shí)序邊沿信息D2表示在當(dāng)前時(shí)間點(diǎn)結(jié)束輸出碼型數(shù)據(jù),時(shí)序邊沿信息D3表示在當(dāng)前時(shí)間點(diǎn)失能驅(qū)動(dòng)模塊。由此可見(jiàn),在D0時(shí)間點(diǎn)以前和D3時(shí)間點(diǎn)以后,驅(qū)動(dòng)模塊處于關(guān)閉狀態(tài),輸出的激勵(lì)信號(hào)處于高阻或特定的電平信號(hào),在D1和D2時(shí)間點(diǎn)之間,驅(qū)動(dòng)模塊輸出的激勵(lì)信號(hào)才真正有效。就檢測(cè)部分而言,時(shí)序邊沿信息R0和R1分別表示兩個(gè)不同的檢測(cè)比較時(shí)間點(diǎn),R0和R1設(shè)置時(shí)間的大小由芯片自身延時(shí)和測(cè)試通路延時(shí)大小所決定,R0和R1設(shè)置時(shí)間之間的差異決定了檢測(cè)比較窗口的大小。

PXIe集成電路測(cè)試系統(tǒng)基于PXIe總線搭載多塊數(shù)字測(cè)試模塊實(shí)現(xiàn),由于單機(jī)箱卡槽有限,所以系統(tǒng)包含多個(gè)PXI機(jī)箱,可實(shí)現(xiàn)多通道擴(kuò)展。每個(gè)PXI機(jī)箱包含一個(gè)主控模塊、一個(gè)同步觸發(fā)模塊和多個(gè)數(shù)字測(cè)試模塊。主控模塊作為與用戶交互的上位機(jī),是整個(gè)測(cè)試系統(tǒng)的大腦,用戶通過(guò)主控模塊編輯向量指令下發(fā)給數(shù)字測(cè)試模塊來(lái)控制所有數(shù)字測(cè)試模塊正常工作。同步觸發(fā)模塊用于實(shí)現(xiàn)機(jī)箱與機(jī)箱之間的通道同步,包含精密時(shí)鐘發(fā)生器、觸發(fā)信號(hào)發(fā)生器和校準(zhǔn)信號(hào)發(fā)生器,當(dāng)進(jìn)行多機(jī)箱模塊測(cè)試時(shí),主機(jī)箱同步觸發(fā)模塊同時(shí)為主機(jī)箱所有數(shù)字測(cè)試模塊和從機(jī)箱所有數(shù)字測(cè)試模塊提供時(shí)鐘信號(hào)和開(kāi)始觸發(fā)信號(hào),此時(shí)從機(jī)箱的同步觸發(fā)模塊用于接收來(lái)自主機(jī)箱的時(shí)鐘信號(hào)和觸發(fā)信號(hào),并送往機(jī)箱背板供多塊數(shù)字測(cè)試模塊使用。數(shù)字測(cè)試模塊是整個(gè)測(cè)試系統(tǒng)的執(zhí)行機(jī)構(gòu),用于執(zhí)行測(cè)試過(guò)程中的一切測(cè)試任務(wù),包括測(cè)試向量存儲(chǔ)、時(shí)序邊沿信息存儲(chǔ)、測(cè)試碼型擴(kuò)展輸出和電壓電流控制等一系列工作。PXIe集成電路測(cè)試系統(tǒng)整體框架圖如圖2.3所示。按照PXIe集成電路測(cè)試系統(tǒng)整體設(shè)計(jì)要求,數(shù)字測(cè)試模塊完成64通道碼型數(shù)據(jù)的存儲(chǔ)、擴(kuò)展和輸出等功能。單機(jī)箱系統(tǒng)主要包含三大模塊:主控模塊、同步觸發(fā)模塊和數(shù)字測(cè)試模塊,通過(guò)PXIe背板實(shí)現(xiàn)通信和相關(guān)信號(hào)傳輸,同步觸發(fā)模塊和數(shù)字測(cè)試模塊均由作為上位機(jī)的主控模塊通過(guò)PXIe背板通信總線控制。

【參考文獻(xiàn)】：
期刊論文
[1]衛(wèi)星導(dǎo)航信號(hào)跟蹤、同步算法的FPGA實(shí)現(xiàn)研究[J]. 王曉晨,劉歡.  現(xiàn)代導(dǎo)航. 2018(05)
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碩士論文
[1]IC測(cè)試儀數(shù)字通道板設(shè)計(jì)及同步技術(shù)研究[D]. 李飛.電子科技大學(xué) 2018
[2]GNSS自適應(yīng)陣列通道不一致性校正技術(shù)研究[D]. 蔣捷.電子科技大學(xué) 2014



本文編號(hào)：2925958