【摘要】：CMOS工藝尺寸的縮小推動了集成電路產(chǎn)業(yè)的飛速發(fā)展。目前,集成電路產(chǎn)品已廣泛應用于生活中的各個領域,而作為集成電路系統(tǒng)中最重要的元器件:模數(shù)轉換器(Analog to Digital Converter,ADC),它實現(xiàn)了自然界中原始模擬信號到數(shù)字信號的轉換,具有不可替代的作用。在不同類型的ADC中,逐次逼近型模數(shù)轉換器(SAR ADC)憑借其結構簡單、功耗低、面積小且與先進CMOS工藝兼容性好的獨特優(yōu)勢,成為了中高精度和中等速度等應用中的首選結構,在工業(yè)控制、數(shù)據(jù)采集、醫(yī)療設備以及便攜式電子設備等諸多領域中被廣泛應用。本文基于130nmCMOS工藝,設計了一種12位精度,2MS/s轉換速率的低功耗SAR ADC,其各子電路模塊包括采樣保持電路、比較器、電容DAC陣列以及邏輯控制電路。其中,采用柵壓自舉結構的采樣開關,提高其線性度,減小了諧波失真;結合一種高能效開關切換DAC陣列,其減小了電容的面積的同時,也有效的降低了開關切換過程的動態(tài)功耗;比較器采用了兩級結構的動態(tài)比較器,在時鐘的控制下工作,不存在靜態(tài)電流。本文采用了雙電源供電技術,3.3V的模擬供電電壓使得ADC對信號的處理范圍增大,實現(xiàn)了較高的信噪比;1.2V的數(shù)字供電電壓,降低了數(shù)字電路的動態(tài)功耗。在Cadence軟件平臺上,進行了整體電路設計,利用Spectre對電路進行仿真驗證,最后,完成版圖設計和后仿真。在2MHz的采樣頻率下,當輸入信號頻率為901.4kHz時,實現(xiàn)了 11.58位的有效精度,無雜散動態(tài)范圍達到了 78dB,功耗小于350μW,品質因數(shù)為55fJ/conversion-step。此外,本文對電容開關切換策略進行了研究,提出了一種改進的高能效開關切換策略,相比傳統(tǒng)結構,電容面積減小了 75%,切換功耗降低了 99.23%,這對低功耗SAR ADC的研究具有重要的意義。
【學位授予單位】：湘潭大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN792
【圖文】：

中的重要組成部分，已經(jīng)被廣泛應用于移動通信、生物醫(yī)學儀器和無線傳感器網(wǎng)逡逑絡中［２５］。模數(shù)轉換器的基本功能是對連續(xù)變化的模擬信號進行采樣，并將其轉逡逑換成對應的數(shù)字輸出碼，模數(shù)轉換器的典型結構框圖如圖２．１所示，主要由四個逡逑部分構成：前置濾波器、采樣保持電路、量化器和編碼器［２６］。逡逑模擬信號｜｜＿．￣￣邐ｆｔ￣７１邐｜教字｜數(shù)字輸出逡逑ｔＴ邐處理器邋４逡逑前置濾波器邐采樣／保持邐童化器邐編碼器逡逑圖２．１模數(shù)轉換器基本框架圖逡逑前置濾波器又稱為抗混疊濾波器，一般是指低通濾波器，主要是為了濾除掉逡逑信號中的高頻分量，避免采樣后的信號在頻譜上發(fā)生混疊。模擬輸入信號經(jīng)過前逡逑置濾波器后接到采樣保持電路，采樣過程是對在時間和幅值均連續(xù)的模擬信號進逡逑行周期性等間隔的取樣，將其轉換成在時間上離散、幅值上連續(xù)的信號。對模擬逡逑信號進行采樣時，必須滿足奈奎斯特采樣定理，即采樣頻率至少要大于兩倍的輸逡逑入信號頻率，這樣原始信號中的信息才能被完整的保留下來［２７］。采樣之后進入逡逑保持階段，采樣保持電路將采樣的輸入信號保持不變，并作為輸入接到量化器，逡逑直到轉換結束再進行下一次采樣。量化過程是將模擬參考量均勻的分成

中的重要組成部分，已經(jīng)被廣泛應用于移動通信、生物醫(yī)學儀器和無線傳感器網(wǎng)逡逑絡中［２５］。模數(shù)轉換器的基本功能是對連續(xù)變化的模擬信號進行采樣，并將其轉逡逑換成對應的數(shù)字輸出碼，模數(shù)轉換器的典型結構框圖如圖２．１所示，主要由四個逡逑部分構成：前置濾波器、采樣保持電路、量化器和編碼器［２６］。逡逑模擬信號｜｜＿．￣￣邐ｆｔ￣７１邐｜教字｜數(shù)字輸出逡逑ｔＴ邐處理器邋４逡逑前置濾波器邐采樣／保持邐童化器邐編碼器逡逑圖２．１模數(shù)轉換器基本框架圖逡逑前置濾波器又稱為抗混疊濾波器，一般是指低通濾波器，主要是為了濾除掉逡逑信號中的高頻分量，避免采樣后的信號在頻譜上發(fā)生混疊。模擬輸入信號經(jīng)過前逡逑置濾波器后接到采樣保持電路，采樣過程是對在時間和幅值均連續(xù)的模擬信號進逡逑行周期性等間隔的取樣，將其轉換成在時間上離散、幅值上連續(xù)的信號。對模擬逡逑信號進行采樣時，必須滿足奈奎斯特采樣定理，即采樣頻率至少要大于兩倍的輸逡逑入信號頻率，這樣原始信號中的信息才能被完整的保留下來［２７］。采樣之后進入逡逑保持階段，采樣保持電路將采樣的輸入信號保持不變，并作為輸入接到量化器，逡逑直到轉換結束再進行下一次采樣。量化過程是將模擬參考量均勻的分成

圖2.43位全并行ADC

【參考文獻】

相關期刊論文 前2條

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相關博士學位論文 前3條

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相關碩士學位論文 前8條

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2 祁磊;高速逐次逼近型模數(shù)轉換器研究與設計[D];東南大學;2016年

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5 宋孝立;16位1MS/s CMOS SAR A/D轉換器設計及校準技術[D];西安電子科技大學;2014年

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本文編號：2800604