本文關(guān)鍵詞：SRAM型FPGA的可重構(gòu)容錯(cuò)結(jié)構(gòu)研究

  更多相關(guān)文章： 可靠性 動(dòng)態(tài)可重構(gòu) 容錯(cuò) 面積開銷 功耗 隨機(jī)近似加法器

【摘要】：SRAM型FPGA對(duì)輻射或電離等工作環(huán)境十分敏感,在可靠性要求較高的場(chǎng)合,必須應(yīng)用容錯(cuò)技術(shù)來(lái)確保系統(tǒng)的正確運(yùn)行。冗余是為提高可靠性普遍采用的方法,三模冗余是最常用的硬件冗余技術(shù)。但此類靜態(tài)的容錯(cuò)設(shè)計(jì)方法代價(jià)太高,因此本文提出了基于FPGA動(dòng)態(tài)可重構(gòu)的容錯(cuò)方法,主要內(nèi)容如下:(1)根據(jù)瞬態(tài)錯(cuò)誤概率的高低來(lái)動(dòng)態(tài)控制系統(tǒng)的冗余程度。在錯(cuò)誤率低的時(shí)候,系統(tǒng)采用雙備份比較,具有較低的面積開銷和功耗;在錯(cuò)誤率高的時(shí)候,系統(tǒng)切換到三模冗余排除單個(gè)錯(cuò)誤的影響。本文采用基于Proxy Logic和EAPR的設(shè)計(jì)方法,以ISCAS'85 benchmark電路中的大型代表電路為驗(yàn)證模塊,敘述了可重構(gòu)容錯(cuò)的實(shí)現(xiàn)過(guò)程,之后重點(diǎn)驗(yàn)證了這種動(dòng)態(tài)的容錯(cuò)設(shè)計(jì)方法和其它靜態(tài)容錯(cuò)方法相比,在面積和功耗上的優(yōu)勢(shì)。(2)為進(jìn)一步降低冗余帶來(lái)的功率消耗,利用低字節(jié)出現(xiàn)錯(cuò)誤并不影響某些數(shù)字系統(tǒng)性能的特點(diǎn),本文提出一種近似加法器的結(jié)構(gòu)并進(jìn)行了其性能驗(yàn)證,而后提出了基于近似加法器的可重構(gòu)容錯(cuò)結(jié)構(gòu)設(shè)計(jì)。本文以DCT/IDCT變換為例,說(shuō)明了近似計(jì)算的結(jié)構(gòu)和性能,具體實(shí)現(xiàn)方法是對(duì)圖像做DCT變換,然后進(jìn)行IDCT變換恢復(fù)圖像,通過(guò)恢復(fù)圖像的質(zhì)量以及硬件資源開銷和功耗的分析,先比較了精確加法器和近似加法器的性能,再驗(yàn)證了所提出的隨機(jī)近似加法器結(jié)構(gòu)的整體性能較好。在完成仿真驗(yàn)證之后,利用隨機(jī)近似加法器代替精確加法器,構(gòu)建幾種不同位數(shù)的隨機(jī)近似加法器,采用FPGA的自重構(gòu)方法,根據(jù)系統(tǒng)容錯(cuò)的需求程度動(dòng)態(tài)地調(diào)用。
【關(guān)鍵詞】：可靠性 動(dòng)態(tài)可重構(gòu) 容錯(cuò) 面積開銷 功耗 隨機(jī)近似加法器
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN791
【目錄】：

• 摘要3-4
• Abstract4-12
• 1 緒論12-18
• 1.1 課題背景及研究意義12
• 1.2 可重構(gòu)技術(shù)的發(fā)展12-13
• 1.3 容錯(cuò)結(jié)構(gòu)的研究現(xiàn)狀13-16
• 1.3.1 設(shè)計(jì)減緩技術(shù)14-15
• 1.3.2 可重配置技術(shù)15-16
• 1.3.3 可進(jìn)化硬件容錯(cuò)16
• 1.4 主要內(nèi)容和結(jié)構(gòu)安排16-18
• 2 動(dòng)態(tài)部分可重構(gòu)設(shè)計(jì)基礎(chǔ)18-25
• 2.1 FPGA介紹18-22
• 2.1.1 工作原理18-19
• 2.1.2 芯片結(jié)構(gòu)19-20
• 2.1.3 編程工藝20-21
• 2.1.4 設(shè)計(jì)流程21-22
• 2.2 動(dòng)態(tài)部分可重構(gòu)技術(shù)22-23
• 2.3 動(dòng)態(tài)部分可重構(gòu)技術(shù)的設(shè)計(jì)流程23-24
• 2.4 本章小結(jié)24-25
• 3 DWC/TMR可重構(gòu)容錯(cuò)系統(tǒng)設(shè)計(jì)25-46
• 3.1 容錯(cuò)技術(shù)概述25-26
• 3.1.1 雙備份比較25
• 3.1.2 三模冗余25-26
• 3.1.3 混合冗余26
• 3.2 混合容錯(cuò)結(jié)構(gòu)26-29
• 3.3 DWC/TMR可重構(gòu)容錯(cuò)系統(tǒng)設(shè)計(jì)方案29-33
• 3.3.1 方案分析29-30
• 3.3.2 可靠性分析30-32
• 3.3.3 軟硬件平臺(tái)32-33
• 3.4 DWC/TMR可重構(gòu)容錯(cuò)系統(tǒng)的設(shè)計(jì)流程33-40
• 3.4.1 設(shè)計(jì)輸入33-34
• 3.4.2 綜合優(yōu)化34-36
• 3.4.3 通信機(jī)制36
• 3.4.4 PlanAhead重構(gòu)實(shí)現(xiàn)36-40
• 3.5 系統(tǒng)仿真及結(jié)果分析40-44
• 3.5.1 系統(tǒng)仿真40
• 3.5.2 硬件資源開銷分析40-42
• 3.5.3 功耗分析42-43
• 3.5.4 結(jié)果比較及分析43-44
• 3.6 本章小結(jié)44-46
• 4 基于近似加法器的自重構(gòu)容錯(cuò)系統(tǒng)設(shè)計(jì)46-72
• 4.1 常規(guī)精確加法器46-48
• 4.2 近似加法器48-49
• 4.3 基于近似加法器的DCT/IDCT的MATLAB仿真49-55
• 4.3.1 MATLAB及其相關(guān)函數(shù)介紹49-50
• 4.3.2 DCT/IDCT變換原理50-51
• 4.3.3 MATLAB仿真51-52
• 4.3.4 仿真結(jié)果比較及分析52-55
• 4.4 基于近似加法器的DCT/IDCT的FPGA設(shè)計(jì)55-61
• 4.4.1 基于近似加法器的DCT變換55-56
• 4.4.2 量化與逆量化56-57
• 4.4.3 基于近似加法器的IDCT變換57-58
• 4.4.4 Modelsim仿真58-60
• 4.4.5 近似加法器的性能分析60-61
• 4.5 基于近似加法器的自重構(gòu)容錯(cuò)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)61-71
• 4.5.1 自重構(gòu)容錯(cuò)系統(tǒng)設(shè)計(jì)思想61-62
• 4.5.2 動(dòng)態(tài)自重構(gòu)技術(shù)62-63
• 4.5.3 自重構(gòu)容錯(cuò)系統(tǒng)設(shè)計(jì)流程63-71
• 4.6 本章小結(jié)71-72
• 5 總結(jié)與展望72-73
• 致謝73-74
• 參考文獻(xiàn)74-78
• 附錄A78-80
• 附錄B80

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