雷達和通信系統(tǒng)中使用的模數(shù)變換器（analog-to-digital converter, ADC）的帶寬和采樣率越來越高,接口形式從并口向JESD204B發(fā)展。為了滿足ADC芯片在開發(fā)、生產(chǎn)、評估和應(yīng)用中進行性能測試的需求,在研究ADC性能指標及其測試方法的基礎(chǔ)上,采用高性能可編程邏輯門陣列（field-programmable gate array, FPGA）結(jié)合DSP（digital signal processor）的架構(gòu),設(shè)計了通用的高性能模數(shù)變換器性能測試平臺,開發(fā)了數(shù)據(jù)采集和性能分析軟件,并且針對多款不同接口形式且采樣率從240 MSPS（million samples per second）到5 GSPS（gigabit samples per second）的ADC進行了性能測試實驗。結(jié)果表明,該平臺能夠滿足最新ADC的性能測試需求,具有接口靈活、運算能力強、實時性高等特點。 

【文章來源】：科學(xué)技術(shù)與工程. 2020,20(20)北大核心

【文章頁數(shù)】：9 頁

【部分圖文】：

測試平臺軟件設(shè)計

由于ADC采樣率不同,數(shù)據(jù)傳輸帶寬大小不同,而高速ADC接口采樣數(shù)據(jù)傳輸速率可達數(shù)十Gbit/s。采用4x模式,線速率設(shè)置為5 Gbit/s的SRIO接口的理論傳輸速率為4×5 Gbit/s×0.8=16 Gbit/s,無法實現(xiàn)采集樣本實時傳輸至DSP,因此需要用DDR3對采集樣本數(shù)據(jù)進行高速緩存。DDR3理論傳輸速率為1 600 Mbit/s×64≈100 Gbit/s,可滿足高速ADC采集樣本數(shù)據(jù)的實時緩存。為保證設(shè)計平臺的通用性,其數(shù)據(jù)緩存設(shè)計框圖如圖7所示。圖7中,使用兩個異步FIFO(first input first output)解決數(shù)據(jù)傳輸過程中的跨時鐘域問題,由于DDR3寫速率和讀速率均遠大于ADC采集樣本數(shù)據(jù)速率和SRIO接口數(shù)據(jù)傳輸速率,因此FIFO深度設(shè)置為64即可滿足數(shù)據(jù)緩存需求。ADC接口采集樣本數(shù)據(jù)根據(jù)來自DSP的START信號,開始寫入異步寫FIFO,FIFO寫時鐘為ADC接口數(shù)據(jù)速率時鐘,讀時鐘為DDR3用戶時鐘。DATA_SWITCH模塊根據(jù)START信號,開始將采集樣本數(shù)據(jù)寫入DDR3,在數(shù)據(jù)采集完畢后開始控制從DDR3讀取數(shù)據(jù),并將讀取的數(shù)據(jù)寫入異步讀FIFO,其狀態(tài)機設(shè)計如圖8所示。

設(shè)備的總體控制流程如圖11所示。DSP通過以太網(wǎng)接收到開始測試命令,通過SRIO接口向FPGA 發(fā)出樣本采集指令,然后等待接收采集樣本數(shù)據(jù),采集樣本數(shù)據(jù)接收完畢后,開始頻譜分析和參數(shù)計算,其運算結(jié)果通過以太網(wǎng)呈現(xiàn)給外部主機。由于DSP在數(shù)字信號處理方面的天然優(yōu)勢,并且采用C語言編程能夠?qū)崿F(xiàn)較高的靈活性,較容易實現(xiàn)1.2節(jié)的頻譜分析和參數(shù)計算過程。其中需要強調(diào)的是,根據(jù)譜分析對于分辨率的要求,需要針對特定采樣率的ADC采集不同長度的數(shù)據(jù)樣本進行分析。因DSP內(nèi)的FFT庫不支持直接大于32 768點數(shù)的FFT運算,因此如果采集樣本點數(shù)小于等于32 768,則直接調(diào)用庫函數(shù)進行FFT運算。但針對采集樣本點數(shù)大于32 768的情況,需采用式(6)和式(7)對FFT運算進行拆分,且拆分的長度滿足2的整數(shù)次冪,即拆分后每一級運算均符合基-2 FFT 運算。由于輸出的X(k)為二進制倒位序排列,還需要重新進行排序。

【參考文獻】：
期刊論文
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碩士論文
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[3]ADC測試技術(shù)研究[D]. 董永新.北京交通大學(xué) 2013
[4]基于DSP的高速模數(shù)轉(zhuǎn)換器動態(tài)測試技術(shù)研究[D]. 許弟建.重慶大學(xué) 2007



本文編號：3248286