硬件木馬是對(duì)集成電路設(shè)計(jì)或制造過(guò)程中植入的惡意電路的統(tǒng)稱(chēng)，其目的是使電路在某些特定條件下失效或泄露機(jī)密信息。由于硬件木馬給現(xiàn)代信息系統(tǒng)帶來(lái)的隱患和危害，木馬檢測(cè)技術(shù)已經(jīng)成為信息安全領(lǐng)域的研究熱點(diǎn)。本文利用側(cè)信道分析技術(shù)，設(shè)計(jì)了一種基于FPGA的硬件木馬檢測(cè)平臺(tái)和檢測(cè)流程，完成了木馬電路及其載體電路的設(shè)計(jì)，并采用功耗分析的方法進(jìn)行了驗(yàn)證。針對(duì)應(yīng)用到ASIC芯片檢測(cè)中存在的問(wèn)題，在以下幾個(gè)方面開(kāi)展了深入研究：首先，針對(duì)檢測(cè)中木馬有效激活的問(wèn)題，建立了電路翻轉(zhuǎn)概率模型，對(duì)影響木馬激活概率的因素進(jìn)行了分析，提出了一種提高木馬激活度的專(zhuān)用結(jié)構(gòu)，并對(duì)該結(jié)構(gòu)的電路設(shè)計(jì)、關(guān)鍵參數(shù)選取和插入流程進(jìn)行了詳細(xì)分析。仿真結(jié)果表明通過(guò)合理設(shè)置參數(shù)，使用該結(jié)構(gòu)能夠在增加芯片面積不超過(guò)10%的情況下，將全部節(jié)點(diǎn)的翻轉(zhuǎn)率提高到設(shè)定的概率閾值（Pth），提高了檢測(cè)過(guò)程中木馬被激活的概率，并且縮短了測(cè)試時(shí)間；相對(duì)于基于dSFF的結(jié)構(gòu)，在采用相同的概率閾值時(shí)，能夠節(jié)省30%以上的面積。然后，在建立電路功耗模型的基礎(chǔ)上，針對(duì)木馬檢測(cè)中存在的工藝偏差噪聲和數(shù)據(jù)冗余問(wèn)題進(jìn)行了分析，并基于主成分分析提出了一種木馬檢測(cè)數(shù)據(jù)的維度優(yōu)化... 

【文章來(lái)源】：天津大學(xué)天津市 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：135 頁(yè)

【學(xué)位級(jí)別】：博士

【部分圖文】：

集成電路設(shè)計(jì)流程示意圖

5圖 1-4 近年來(lái) IEEE 中收錄的硬件木馬相關(guān)論文數(shù)量統(tǒng)計(jì)IBM Watson 研究中心的 Dakshi Agrawal 和 Selcuk Baktir 等人于 2007 年

基于硬件木馬物理特性的分類(lèi)


本文編號(hào)：3527991