發(fā)布時間：2024-07-11 00:56

　　信息技術和大規(guī)模集成電路的飛速發(fā)展,促使片上系統(tǒng)(System on Chip,So C)技術越來越受到人們的關注。在So C設計中,知識產(chǎn)權(Intellectual Property,IP)核的集成尤為重要。數(shù)字信號處理器(Digital Signal Processor,DSP)在各個領域的廣泛應用,對DSP的性能提出了更高的要求。因此,研究高性能DSP IP核的設計、優(yōu)化與可復用性,有著十分重要的意義。FT-X DSP是一款高性能多核處理器,其數(shù)據(jù)位寬32位;每個核采用向量超長指令字(VLIW)技術,可以同時派發(fā)11條指令。本文依托其內(nèi)核FT-MT2的研究與開發(fā),主要完成了FT-MT2 IP核的總體設計優(yōu)化,并完成DSP關鍵運算部件結構優(yōu)化設計,提出FT-MT2 IP核參數(shù)化設計方案并實現(xiàn)其關鍵部件的參數(shù)化設計。具體的研究內(nèi)容和工作包括:1、分析FT-MT2 IP核的組成及各個部件功能特性,實現(xiàn)其總體設計。對DSP IP核的關鍵部件FMAC進行設計優(yōu)化,實驗結果表明其達到加快速度、縮小面積和降低功耗的優(yōu)化目的,完成對FT-MT2 IP核的時序優(yōu)化工作并對綜合結果做簡要分析。2、...

【文章頁數(shù)】：76 頁

【學位級別】：碩士

【部分圖文】：

圖5.5FMAC的模塊級驗證波形圖

國防科學技術大學研究生院碩士學位論文assert“(spec.VFMAC_Dst=

圖5.6SM的模塊級驗證波形圖

國防科學技術大學研究生院碩士學位論文assert“(spec.VFMAC_Dst=

圖5.7FMAC的單核系統(tǒng)級驗證波形圖

據(jù)寫回是否能夠正確工作。本課題建立了基于IP核MT2_Top的驗證平臺Core.v，包括BOOT、DATA、ASRAM和MT2_Top等模塊，原有測試激勵可直接運行在該環(huán)境；但因為參數(shù)化設計導致大部分模塊端口信號進行了重新定義，各部件模塊內(nèi)關鍵信號的層次名產(chǎn)生了變....

圖5.8SM的單核系統(tǒng)級驗證波形圖

圖5.8SM的單核系統(tǒng)級驗證波形圖在單核驗證環(huán)境下，由于需測試的數(shù)據(jù)量較大，通過檢測波形來驗證功能正確性較復，所以在模擬仿真驗證時保存輸出的結果，然后與C黃金模型生成的正確結果比較。如5.9為FMAC雙精度乘加操作的64000組測試激勵的結果比較，兩個設計的....

本文編號：4004998