肌電/誘發(fā)電位是通過(guò)聽(tīng)覺(jué)刺激、視覺(jué)刺激、體感刺激和大腦皮質(zhì)刺激,在相應(yīng)體表部位記錄誘發(fā)的神經(jīng)電活動(dòng)。通過(guò)判斷聽(tīng)覺(jué)、視覺(jué)、體感和運(yùn)動(dòng)神經(jīng)傳導(dǎo)通路的功能情況,可以確定病變部位和程度,指導(dǎo)臨床醫(yī)生的診斷和治療。國(guó)內(nèi)肌電/誘發(fā)電位儀的研究處于起步階段,與國(guó)外相對(duì)成熟的技術(shù)相比,在抗干擾性、儀器精度以及實(shí)時(shí)性等方面存在比較明顯的差距。因此,研究和開(kāi)發(fā)精度高、實(shí)時(shí)性好的肌電/誘發(fā)電位儀,能提高國(guó)內(nèi)在這一領(lǐng)域的醫(yī)療器械的研發(fā)水平。微伏級(jí)肌電/誘發(fā)電位信號(hào)不但容易被環(huán)境噪聲、系統(tǒng)內(nèi)部噪聲和其它電生理信號(hào)淹沒(méi),而且肌電/誘發(fā)電位采集頻率最高可達(dá)250KHz,對(duì)采集系統(tǒng)實(shí)時(shí)同步的要求較高。因此,精密放大器、高速實(shí)時(shí)同步采集技術(shù)以及高速實(shí)時(shí)數(shù)據(jù)通信是系統(tǒng)的三大核心技術(shù)。本文著重研究分析了基于FPGA的數(shù)據(jù)采集過(guò)程中的多路高速實(shí)時(shí)同步采集和高速實(shí)時(shí)數(shù)據(jù)流的緩存?zhèn)鬏斕幚?設(shè)計(jì)了基于并行通訊接口的多通道實(shí)時(shí)同步數(shù)據(jù)傳輸。所開(kāi)發(fā)的肌電/誘發(fā)電位儀可與PC機(jī)之間進(jìn)行實(shí)時(shí)同步、高速、可靠的數(shù)據(jù)傳輸。本文以雙核CPU控制器系統(tǒng)為平臺(tái),構(gòu)造了以放大器、刺激器、采集器為核心的硬件架構(gòu)。刺激器輸出可控的電流刺激人體,引出誘發(fā)信... 

【文章來(lái)源】：廣東工業(yè)大學(xué)廣東省

【文章頁(yè)數(shù)】：74 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
目錄
Contents
第一章 緒論
    1.1 研究背景及意義
    1.2 肌電/誘發(fā)電位儀概述
    1.3 肌電/誘發(fā)電位儀國(guó)內(nèi)外研究現(xiàn)狀
    1.4 論文主要研究?jī)?nèi)容
第二章 肌電/誘發(fā)電位儀系統(tǒng)方案設(shè)計(jì)
    2.1 肌電/誘發(fā)電位信號(hào)的特點(diǎn)
    2.2 肌電/誘發(fā)電位儀設(shè)計(jì)要求
        2.2.1 肌電/誘發(fā)電位儀系統(tǒng)硬件設(shè)計(jì)要求
        2.2.2 安全性設(shè)計(jì)要求
        2.2.3 肌電/誘發(fā)電位儀抗干擾措施
    2.3 肌電/誘發(fā)電位儀系統(tǒng)整體方案設(shè)計(jì)
    2.4 本章小結(jié)
第三章 外圍硬件電路及接口設(shè)計(jì)
    3.1 電源管理模塊
        3.1.1 放大器及外圍接口供電電路設(shè)計(jì)
        3.1.2 主從控制器的電源模塊
        3.1.3 PFGA的PLL的電源模塊
        3.1.4 功率放大電源模塊
    3.2 外設(shè)鍵盤(pán)接口設(shè)計(jì)
        3.2.1 主控鍵盤(pán)的設(shè)計(jì)
        3.2.2 工作原理
    3.3 放大采集電路設(shè)計(jì)
        3.3.1 放大采集器設(shè)計(jì)方案
        3.3.2 放大器與ARM控制器接口
    3.4 刺激器電路設(shè)計(jì)
        3.4.1 設(shè)計(jì)原理
        3.4.2 刺激器接口電路
    3.5 ARM的USB通信電路設(shè)計(jì)
        3.5.1 LPC1788 SUB概述
        3.5.2 USB電路及驅(qū)動(dòng)程序
    3.6 本章小結(jié)
第四章 基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
    4.1 可編程邏輯器件
        4.1.1 可編程邏輯器件FPGA與CPLD
        4.1.2 FPGA選型
        4.1.3 EP3C25架構(gòu)資源
    4.2 FPGA實(shí)時(shí)采集系統(tǒng)原理
        4.2.1 采集系統(tǒng)的基本原理
        4.2.2 采集的實(shí)時(shí)性
    4.3 四通道控制器
        4.3.1 設(shè)計(jì)原理
        4.3.2 時(shí)序仿真
    4.4 AD控制器
        4.4.1 AD選型
        4.4.2 AD控制器設(shè)計(jì)
        4.4.3 AD時(shí)序
    4.5 數(shù)據(jù)流的緩存
        4.5.1 異步FIFO
        4.5.2 數(shù)據(jù)流緩存設(shè)計(jì)
        4.5.3 仿真驗(yàn)證
    4.6 跨時(shí)鐘域數(shù)據(jù)傳輸
        4.6.1 亞穩(wěn)態(tài)
        4.6.2 亞穩(wěn)態(tài)分析
        4.6.3 亞穩(wěn)態(tài)評(píng)價(jià)無(wú)故障時(shí)間
        4.6.4 跨時(shí)鐘域的解決方案
    4.7 本章小結(jié)
第五章 結(jié)果分析
    5.1 放大器結(jié)果分析
    5.2 刺激器結(jié)果分析
    5.3 誘發(fā)刺激結(jié)果分析
    5.4 本章小結(jié)
總結(jié)與展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表論文
致謝



本文編號(hào)：3122426