發(fā)布時(shí)間：2018-05-14 17:49

  本文選題：自動(dòng)并行化 + 編譯優(yōu)化��； 參考：《華中科技大學(xué)》2016年博士論文

【摘要】：多核處理器成為主流的通用處理器,具有計(jì)算能力強(qiáng)、功耗低和設(shè)計(jì)復(fù)雜度低等優(yōu)點(diǎn)。不規(guī)則應(yīng)用程序中含有大量復(fù)雜的控制流和數(shù)據(jù)流,難以充分利用多核處理器帶來(lái)的寶貴資源。自動(dòng)并行化技術(shù)可有效地解決這一問(wèn)題,將串行程序轉(zhuǎn)換為可以并發(fā)執(zhí)行的多線程程序,發(fā)揮多核潛能。投機(jī)并行是自動(dòng)并行化技術(shù)的一個(gè)研究熱點(diǎn)。研究人員通過(guò)在程序中加入投機(jī)因素,增加并行的機(jī)會(huì)。然而,投機(jī)并行需要花費(fèi)額外的代價(jià)處理誤投機(jī)。因此,非投機(jī)并行成為新的研究熱點(diǎn)。目前,非投機(jī)并行可以從不規(guī)則應(yīng)用程序中提取獨(dú)立多線程、流水線多線程以及環(huán)型多線程。但是,當(dāng)前技術(shù)經(jīng)常面臨處理器負(fù)載不均衡、擴(kuò)展性差以及線程間通信延遲敏感等問(wèn)題。而且,非投機(jī)并行主要采用靜態(tài)分析(編譯器),應(yīng)用程序中由指針別名引起的問(wèn)題難以解決影響并行程序的執(zhí)行效率。為了解決上述問(wèn)題,提出一系列新的措施和解決方案：針對(duì)傳統(tǒng)環(huán)型多線程技術(shù)對(duì)線程間通信延遲敏感的問(wèn)題,提出一個(gè)自動(dòng)并行化算法DOcyclial。DOcyclial利用基于優(yōu)先權(quán)的動(dòng)態(tài)調(diào)度策略降低線程間通信頻率,避免通信延遲出現(xiàn)在并行程序執(zhí)行的關(guān)鍵路徑,增強(qiáng)程序?qū)νㄐ叛舆t的抵抗性。此外,DOcyclial將基于優(yōu)先權(quán)的動(dòng)態(tài)調(diào)度與節(jié)點(diǎn)融合策略相結(jié)合還可以保持處理器負(fù)載盡可能均衡。為了驗(yàn)證DOcyclical算法的有效性,利用兩套標(biāo)準(zhǔn)測(cè)試程序(SPECCPU2006和StreamIt)分別在二、四、六核處理器進(jìn)行測(cè)試,實(shí)驗(yàn)結(jié)果表明DOcyclical算法對(duì)線程間通信延遲極不敏感。而且,DOcyclical算法可以超過(guò)當(dāng)前經(jīng)典算法,如DSWP、PS-DSWP和HELIX,平均21-50%、1-27%、15-25%的性能。針對(duì)靜態(tài)分析不能消除程序中冗余的依賴關(guān)系且難以對(duì)程序執(zhí)行重用性分析的問(wèn)題,提出一個(gè)動(dòng)態(tài)分析框架DSspirit。DSspirit利用基于哈希的策略消除程序中冗余的數(shù)據(jù)依賴關(guān)系,利用基于值的策略分析程序的重用性,確定經(jīng)常引起緩存缺失(cache misses)的指令,并向編譯器提供可預(yù)取的對(duì)象。為了驗(yàn)證DSspirit的有效性,利用三套標(biāo)準(zhǔn)測(cè)試應(yīng)用程序(SPEC CPU2006、MPI2007和OMP2012)在Intel i7-4700處理器進(jìn)行測(cè)試。實(shí)驗(yàn)結(jié)果表明DSspirif可以克服靜態(tài)分析的缺陷,消除程序中冗余的依賴關(guān)系,并提供有預(yù)取價(jià)值的對(duì)象。而且,自動(dòng)并行化技術(shù)中利用動(dòng)態(tài)分析框架DSspirit可以獲取平均20%的性能提升。針對(duì)緩存缺失(cache misses)總是影響并行程序執(zhí)行效率的問(wèn)題,提出一個(gè)基于動(dòng)態(tài)分析的預(yù)取算法,該算法利用運(yùn)行時(shí)環(huán)境確定經(jīng)常引起緩存缺失的指令,并根據(jù)指令的訪問(wèn)特征制定不同的預(yù)取方案。為了驗(yàn)證預(yù)取算法的有效性,利用兩套標(biāo)準(zhǔn)測(cè)試程序(SPEC CPU2006和MPI2007)在Intel i7-4700處理器進(jìn)行測(cè)試。實(shí)驗(yàn)結(jié)果表明預(yù)取算法可以明顯地提升并行程序的緩存命中率,縮短程序的總體執(zhí)行時(shí)間。為了保證多線程程序?qū)νㄐ叛舆t不敏感且具有較高的緩存命中率,設(shè)計(jì)一個(gè)自動(dòng)并行化系統(tǒng)HSparallel,該系統(tǒng)首先利用動(dòng)態(tài)分析框架DSspirit確定具有預(yù)取價(jià)值的對(duì)象,然后利用自動(dòng)并行化算法DOcyclical避免通信延遲出現(xiàn)在并行程序執(zhí)行的關(guān)鍵路徑,同時(shí)利用預(yù)取算法提高程序的緩存命中率。為了驗(yàn)證HSparallel的有效性,利用兩套標(biāo)準(zhǔn)測(cè)試程序(SPEC CPU2006和MPI2007)在Intel i7-4700處理器進(jìn)行測(cè)試。實(shí)驗(yàn)結(jié)果表明HSparallel可以帶來(lái)顯著的性能提升。而且,HSparallel超過(guò)當(dāng)前主流算法,如Paralax和文獻(xiàn)[1,2],平均19%、21%和17%的性能。最后,以上所有算法、框架和系統(tǒng)都完全開(kāi)發(fā)于LLVM編譯器,并寫(xiě)入到該編譯器的后端。
[Abstract]:In order to solve the above problems , it is difficult to solve this problem by adding speculative factors into the irregular application . It is difficult to make full use of the valuable resources of multi - core processors . In order to verify the effectiveness of the pre - fetch algorithm , the paper designs an automatic parallelizing system HSparallel , which uses two sets of standard test programs ( SPEC CPU2006 and MPI2007 ) to test the performance of the program .

【學(xué)位授予單位】：華中科技大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332

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