發(fā)布時間：2017-09-08 11:42

  本文關(guān)鍵詞：低功耗計數(shù)器ASIC及ATE測試平臺設(shè)計

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【摘要】：本文首先研究了CMOS電路功耗的來源和分類,在此基礎(chǔ)上詳細介紹了低電壓/多電壓設(shè)計、時鐘門控、電源門控、動態(tài)電壓和頻率調(diào)整等有效的低功耗技術(shù)。同時分析了每種技術(shù)的優(yōu)缺點及應(yīng)用場合。然后結(jié)合工業(yè)用旋轉(zhuǎn)編碼器需求,設(shè)計了一個低功耗格雷碼計數(shù)器ASIC。利用多級休眠、時鐘門控等機制,控制數(shù)字電路平均功耗10μW以內(nèi),預(yù)期平均工作電流小于50μA,電池供電續(xù)航5-10年。針對RC時鐘頻率漂移,格雷碼信號不穩(wěn)定等問題,引入了時鐘校準和碼距濾波方式加以解決,增強了系統(tǒng)的可靠性。采用雙時鐘沿觸發(fā)寄存器取代標準D觸發(fā)器的設(shè)計,使0.25μm2.5V工藝下實現(xiàn)的電路,在1.8V供電條件下也可正常工作。最后,本文設(shè)計了一個基于FPGA+ARM架構(gòu)的芯片測試平臺ATE。ATE平臺用于對待測芯片進行一系列測試,包括SPI接口測試、RAM測試、SNR測試和DFT測試等。結(jié)果表明ATE測試平臺完成了各項測試任務(wù),符合設(shè)計要求。
【關(guān)鍵詞】：低功耗 時鐘門控 編碼器 格雷碼 SNR DFT
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN402
【目錄】：

• 致謝4-5
• 摘要5-6
• Abstract6-10
• 1 緒論10-14
• 1.1 研究背景10
• 1.2 課題來源與意義10-12
• 1.2.1 低功耗計數(shù)器10-11
• 1.2.2 計量芯片測試平臺ATE11-12
• 1.3 本文結(jié)構(gòu)12-14
• 2 功耗來源及分析14-20
• 2.1 動態(tài)功耗15-18
• 2.1.1 開關(guān)功耗15-16
• 2.1.2 短路功耗16-18
• 2.2 靜態(tài)功耗18
• 2.3 本章小結(jié)18-20
• 3 數(shù)字電路常用低功耗設(shè)計方法20-27
• 3.1 低電壓/多電壓設(shè)計20-22
• 3.2 時鐘門控22-24
• 3.3 電源門控24-25
• 3.4 動態(tài)電壓和頻率調(diào)整25
• 3.5 本章小結(jié)25-27
• 4 低功耗計數(shù)器ASIC設(shè)計27-46
• 4.1 電路結(jié)構(gòu)27-29
• 4.2 低功耗設(shè)計29-33
• 4.2.1 休眠喚醒機制29-31
• 4.2.2 雙時鐘域選擇31-32
• 4.2.3 時鐘門控32-33
• 4.3 可靠性考量33-41
• 4.3.1 雙沿觸發(fā)器33-35
• 4.3.2 時鐘精度及校準35-38
• 4.3.3 HSI開啟及切換38-39
• 4.3.4 格雷碼濾波39-41
• 4.4 電路綜合與功能驗證41-46
• 5 ATE測試平臺設(shè)計46-68
• 5.1 測試需求及目的46-47
• 5.2 SPI_SLV接口47-54
• 5.2.1 SPI協(xié)議介紹47-49
• 5.2.2 電路實現(xiàn)49-51
• 5.2.3 SPI寫操作51-52
• 5.2.4 SPI讀操作52-53
• 5.2.5 SPI復(fù)用機制53-54
• 5.3 SNR測試模塊54-60
• 5.3.1 SNR分析原理54-55
• 5.3.2 BUS_MUX模塊55-56
• 5.3.3 SAMPLE模塊56-57
• 5.3.4 FFT_TOP模塊57-60
• 5.3.5 SNR計算模塊60
• 5.4 DFT測試模塊60-64
• 5.4.1 DFT掃描原理60-61
• 5.4.2 電路實現(xiàn)61-63
• 5.4.3 DFT Pattern63-64
• 5.5 FLASH接口復(fù)用機制64-65
• 5.6 本章小結(jié)65-68
• 6 總結(jié)和展望68-69
• 參考文獻69-71
• 作者在碩士生期間取得的科研成果71

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本文編號：813837