發(fā)布時間：2021-05-10 18:21

　　隨著集成電路飛速發(fā)展,集成電路的規(guī)模、集成度、功能復(fù)雜性均在增加。另外,先進工藝帶來性能提升的同時,也帶來新的挑戰(zhàn),如時序收斂、可靠性等問題。更重要的是設(shè)計人員還面臨節(jié)約設(shè)計成本和縮短芯片設(shè)計周期的壓力。專用集成電路（ASIC）設(shè)計也一樣,亟待需要縮短新工藝下的設(shè)計周期。專用集成電路設(shè)計一般是在前端設(shè)計和驗證完成之后才能開始物理設(shè)計,嚴重影響芯片開發(fā)周期。為了兼顧先進工藝特點和縮短超大規(guī)模專用集成電路設(shè)計周期,本文主要面向設(shè)計里的核心模塊進行評估設(shè)計。評估設(shè)計目的是支撐前端設(shè)計的頻率、功耗、面積評估,同時也為后端設(shè)計奠定基礎(chǔ)。為此,本文以16nm FinFET工藝為例,主要進行了以下工作:首先研究了評估設(shè)計分析理論基礎(chǔ),主要對FinFET工藝特點、時序分析、功耗分析、電壓降、電遷移、串擾和天線效應(yīng)進行了詳細介紹。然后通過EDA工具的組合建立了適合先進工藝的完整評估設(shè)計流程,接著結(jié)合流程完成了三顆專用芯片（A1、A2和A3）核心模塊評估設(shè)計并且得到了評估分析報告。其中,A1核心模塊主要是通過一版設(shè)計頻率為750MHz的全corner評估實驗詳細介紹了評估設(shè)計完整流程。在子模塊hin

【文章來源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：91 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究工作的背景與意義
    1.2 ASIC評估設(shè)計的國內(nèi)外研究歷史與現(xiàn)狀
        1.2.1 半導(dǎo)體工藝與EDA工具國內(nèi)外研究歷史與現(xiàn)狀
        1.2.2 ASIC評估設(shè)計方法的國內(nèi)外研究歷史與現(xiàn)狀
    1.3 本文的主要貢獻與創(chuàng)新
    1.4 本論文的結(jié)構(gòu)安排
第二章 評估設(shè)計基礎(chǔ)
    2.1 FinFET工藝
        2.1.1 Bulk FinFET和 SOI FinFET
        2.1.2 FinFET的多閾值器件
        2.1.3 FinFET工藝的線延
    2.2 靜態(tài)時序分析
        2.2.1 設(shè)計約束
        2.2.2 建立時間和保持時間檢查
        2.2.3 時序路徑
        2.2.4 異步時序分析檢查
    2.3 功耗分析
        2.3.1 數(shù)字集成電路功耗的來源
        2.3.2 功耗的優(yōu)化策略
    2.4 信號完整性分析
        2.4.1 電壓降
        2.4.2 電遷移
        2.4.3 串擾
        2.4.4 天線效應(yīng)
    2.5 本章小結(jié)
第三章 評估流程設(shè)計
    3.1 ASIC設(shè)計流程簡介
        3.1.1 ASIC的基本設(shè)計流程
        3.1.2 評估流程設(shè)計
    3.2 邏輯綜合
        3.2.1 Design Compiler簡介
        3.2.2 邏輯綜合流程
    3.3 物理綜合
        3.3.1 設(shè)計初始化與布局
        3.3.2 時鐘樹綜合
        3.3.3 繞線
        3.3.4 面向可制造性設(shè)計
    3.4 其他工具介紹
    3.5 本章小結(jié)
第四章 A1芯片核心模塊評估設(shè)計
    4.1 A1芯片核心模塊簡介與評估說明
    4.2 A1核心模塊邏輯綜合
        4.2.1 整體規(guī)劃與編譯策略選取
        4.2.2 約束設(shè)置
        4.2.3 邏輯綜合結(jié)果
    4.3 A1核心模塊物理綜合
        4.3.1 hin_core模塊物理綜合及優(yōu)化
        4.3.2 pp_ctrl模塊物理綜合及優(yōu)化
        4.3.3 子模塊物理綜合結(jié)果
        4.3.4 子模塊各項檢查
    4.4 A1核心模塊頂層評估設(shè)計與各項檢查
    4.5 本章小結(jié)
第五章 A2芯片核心模塊評估設(shè)計
    5.1 A2核心模塊簡介與評估說明
    5.2 A2邏輯綜合
        5.2.1 整體規(guī)劃與編譯策略選取
        5.2.2 約束設(shè)置與邏輯綜合結(jié)果
    5.3 A2核心模塊物理綜合
        5.3.1 SORT_BUFFER物理綜合
        5.3.2 ARBITER_ASFIFO物理綜合
        5.3.3 子模塊物理綜合結(jié)果
        5.3.4 子模塊物理檢查
    5.4 A2核心模塊頂層評估設(shè)計
        5.4.1 子模塊端口路徑內(nèi)部延時分析
        5.4.2 A2核心模塊頂層繞線
        5.4.3 頂層各項檢查
    5.5 評估結(jié)論
    5.6 本章小結(jié)
第六章 評估驗證
    6.1 A3核心模塊簡介和評估說明
    6.2 A3核心模塊邏輯綜合與物理設(shè)計
    6.3 A3核心模塊各項檢查
    6.4 評估驗證
        6.4.1 評估結(jié)果對比驗證
        6.4.2 評估時間對比驗證
    6.5 A1、A2評估設(shè)計方法與其他評估設(shè)計方法對比
        6.5.1 A1評估設(shè)計方法與其他評估設(shè)計方法對比
        6.5.2 A2評估設(shè)計方法與其他評估設(shè)計方法對比
    6.6 本章小結(jié)
第七章 總結(jié)與展望
致謝
參考文獻


【參考文獻】：
期刊論文
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本文編號：3179834