發(fā)布時間：2018-01-13 13:21

  本文關(guān)鍵詞：基于分集接收的短波數(shù)字多通道信道化接收機的設(shè)計與實現(xiàn)　出處：《南京理工大學》2017年碩士論文　論文類型：學位論文

  更多相關(guān)文章： 短波 信道化接收機 WOLA結(jié)構(gòu) FPGA

【摘要】：短波通信因其收發(fā)結(jié)構(gòu)簡單、傳播距離遠而在軍事、應(yīng)急救災中占據(jù)著舉足輕重的地位,傳統(tǒng)的窄帶模擬接收機因接收信號形式單一、帶寬窄已難以適應(yīng)越來越復雜多變的電磁環(huán)境。短波數(shù)字信道化接收機由于具有精度高、頻率范圍廣、結(jié)構(gòu)靈活、性價比高等優(yōu)點,而得到越來越廣泛的重視。本文研究的是基于分集接收的短波多通道信道化接收機系統(tǒng)。該系統(tǒng)可接收10240路9.6KHz采樣率,3KHz帶寬的子信道,實現(xiàn)1.49-30.01MHz全頻段全概率接收。論文首先介紹了短波接收機的研究背景、多抽樣率數(shù)字信號處理相關(guān)理論,論述并推導了數(shù)字信道化接收機的幾種結(jié)構(gòu);其次,根據(jù)總體需求,設(shè)計了系統(tǒng)總體方案;然后完成了信道化算法的FPGA設(shè)計及仿真,主要包括:AD采樣模塊、數(shù)字下變頻模塊、濾波抽取模塊、WOLA信道化模塊、上變頻、數(shù)字自動增益控制模塊以及數(shù)據(jù)高速通信接口。最后,在搭建的硬件平臺上完成算法模塊、高速通信接口的調(diào)試以及系統(tǒng)總體性能指標的測試。實驗結(jié)果表明,接收機靈敏度、動態(tài)范圍、帶寬等關(guān)鍵指標均符合設(shè)計要求,具有一定的應(yīng)用價值。
[Abstract]:Short wave communication transceiver because of its simple structure, long transmission distance and in the military, emergency relief plays an important role, the traditional narrowband analog receiver for receiving the signal form of a single, narrow bandwidth has been difficult to adapt to the increasingly complex electromagnetic environment changing. HF digital channel receiver with high precision, wide frequency range, structure flexible, cost advantages, and get more and more attention. This study is based on short wave diversity receiving multi-channel channelized receiver system. The system can receive a 10240 9.6KHz sampling rate, channel bandwidth of 3KHz, realize 1.49-30.01MHz band full probability receiving. This paper introduces the research background of shortwave receiver. Multirate digital signal processing theory, and discussed several structures of the digital channelized receiver is derived; secondly, according to the overall design of the system demand. The overall program; and then complete the design and Simulation of FPGA channel algorithm includes AD sampling module, digital filter module, WOLA extraction module, channel module, frequency conversion, digital automatic gain control module and a high-speed data communication interface. Finally, complete the algorithm module of the hardware platform, high-speed communication the debugging interface and overall system performance test. The experimental results show that the receiver sensitivity, dynamic range, bandwidth and other key indicators are in line with the design requirements, and has certain application value.

【學位授予單位】：南京理工大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN851;TN925

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本文編號：1419028